KR20050073747A

KR20050073747A - Fuse rom apparatus

Info

Publication number: KR20050073747A
Application number: KR1020040001812A
Authority: KR
Inventors: 한은봉
Original assignee: 삼성전자주식회사
Priority date: 2004-01-10
Filing date: 2004-01-10
Publication date: 2005-07-18
Also published as: KR100565064B1

Abstract

본 발명에 의한 퓨즈 롬 장치는 복수의 메모리 셀이 매트릭스 형태를 이루며, 컬럼 제어신호에 따라 해당 컬럼에 속한 각 메모리 셀 내의 퓨즈의 일단과 공통 접속된 제1노드와 전원사이를 온, 오프 스위칭 구동하는 제1구동 트랜지스터부; 행 제어신호에 따라 상기 매트릭스의 해당 행에 속한 상기 메모리 셀내의 각 퓨즈의 타단과 공통 접속된 제2노드와 접지사이를 온, 오프 스위칭 구동하는 제2구동 트랜지스터부; 및 상기 각 메모리 셀에 공통으로 접속된 리드 인에이블 신호단자를 포함함을 특징으로 한다. In the fuse ROM device according to the present invention, a plurality of memory cells form a matrix, and on / off switching driving is performed between a first node and a power source commonly connected to one end of a fuse in each memory cell belonging to a corresponding column according to a column control signal. A first driving transistor unit; A second driving transistor unit configured to switch on / off switching between a second node commonly connected to the other end of each fuse in the memory cell of the matrix and a ground according to a row control signal; And a read enable signal terminal commonly connected to each of the memory cells.

상술한 바와 같이, 본 발명에 의한 퓨즈 롬 장치는 매트릭스 형태로서 복수의 메모리 셀로 구성되며, 복수의 컬럼과 행 중에서 대응된 칼럼과 행을 액세스하는 각각의 구동 트랜지스터를 구비하여 매트릭스 상에서 해당 메모리 셀의 퓨즈를 퓨징함으로써 작은 칩사이즈로서 보다 많은 메모리 용량을 지원할 수 있다. As described above, the fuse ROM device according to the present invention comprises a plurality of memory cells in a matrix form, and includes respective driving transistors for accessing corresponding columns and rows among the plurality of columns and rows. By fusing the fuses, a smaller chip size can support more memory capacity.

Description

Fuse ROM apparatus

본 발명은 퓨즈 롬 장치에 관한 것으로서, 보다 상세하게는 메모리 용량에 대비하여 칩 사이즈가 감소된 퓨즈 롬 장치에 관한 것이다. The present invention relates to a fuse ROM device, and more particularly, to a fuse ROM device having a reduced chip size in comparison with a memory capacity.

퓨즈 롬 장치는 칩상에 미소한 저항값을 갖는 소정의 금속 패턴이 적용되며, 데이터를 저장시에 데이터 비트값에 따라 고전압을 특정 위치에 있는 금속 패턴인 퓨즈에 인가하여 퓨징시켜 데이터를 기록하고, 미세 전류를 흘려 각 퓨즈 양단에 걸리는 전압의 레벨을 기준 전압과 비교 출력하여 소정의 데이터로서 리드할 수 있도록 하는 메모리이다.In the fuse ROM device, a predetermined metal pattern having a small resistance value is applied on a chip, and when data is stored, the high voltage is applied to a fuse, which is a metal pattern at a specific position, according to the data bit value to fuse and record data. It is a memory for flowing current and outputting the level of the voltage across each fuse in comparison with the reference voltage so that it can be read as predetermined data.

퓨즈 롬이 적용된 장치로서는, 예컨대 잉크 젯 프린터가 있으며, 프린터 헤드와 같은 칩은 잉크를 노즐에서 분사시키기 위해 칩내의 배치된 히터에 비교적 고전압을 인가시켜야 하므로 회로 선폭이 상대적으로 넓고 간단한 공정을 사용하여 제작된다. 따라서, 이러한 헤드 칩내에 플래쉬 메모리나 EEPROM 등의 비교적 복잡한 구조에 대한 공정이 요구되는 메모리를 실장하는 것이 불가능하다. 또한, 헤드 칩에 헤드의 ID 또는 히터 저항값, 온도 센서 보정값 등의 데이터를 저장하기 위한 퓨즈 롬 장치는 헤드 칩의 히터 및 센서, 히터를 구동하기 위한 다수의 대용량의 구동 트랜지스터 등이 한정된 칩 영역에 배치되어야 하기 때문에 가능한 한 메모리 용량 대비하여 작은 사이즈로의 구현이 요구되어 왔다.An example of a device with fuse roms is an ink jet printer, for example, a chip such as a print head requires a relatively high voltage to be applied to a heater disposed in the chip in order to eject ink from a nozzle. Is produced. Therefore, it is impossible to mount a memory in which such a head chip requires a process for a relatively complicated structure such as a flash memory or an EEPROM. In addition, the fuse ROM device for storing data such as ID of the head, heater resistance value, temperature sensor correction value, etc. in the head chip is a chip in which the heater and sensor of the head chip and a large number of large-capacity driving transistors for driving the heater are limited. Since it must be placed in an area, there has been a demand for the implementation to be as small as possible relative to memory capacity.

도 1은 일반적인 n비트 퓨즈를 채용한 퓨즈 롬 장치를 설명하기 위한 회로도이다. 1 is a circuit diagram illustrating a fuse ROM device employing a general n-bit fuse.

퓨즈 롬에서 저장하기 위한 데이터값에 따라 저항체 퓨즈(16)에 고전압을 인가하여 단선시켜야 하므로 이 고전압의 전류를 구동하기 위한 전류 용량이 큰 사이즈의 구동 FET(10 내지 13)가 구비되어 있다.Since a high voltage must be applied to the resistor fuse 16 in accordance with the data value to be stored in the fuse ROM, the drive FETs 10 to 13 having a large current capacity for driving the high voltage current are provided.

또한, 구동전원(Vh)에 병렬로 각 구동 FET(10 내지 13)가 접속되며 각 구동 FET(10 내지 13)에는 퓨즈를 포함한 메모리 셀(14)이 접속되어 있다.Each of the drive FETs 10 to 13 is connected in parallel to the drive power supply Vh, and the memory cells 14 including the fuses are connected to each of the drive FETs 10 to 13.

구동 FET(10)와 접지사이에는 퓨즈(16)가 직렬로 접속되고, 구동 FET(10)와 퓨즈(16)의 노드(17)에 스위치/비교부(15)가 접속되며, 스위치/비교부(15)는 리드 인에이블신호(RD_EN)와 각 퓨즈(16)의 단선여부에 따라 설정된 리드신호 RD<0>를 출력한다.A fuse 16 is connected in series between the drive FET 10 and the ground, and a switch / comparison portion 15 is connected to the node 172 of the drive FET 10 and the fuse 16. 15 outputs a read signal RD <0> set according to whether the lead enable signal RD_EN and the fuse 16 are disconnected.

도 2는 종래와 본 발명에 적용되는 메모리 셀의 세부 회로도이다.2 is a detailed circuit diagram of a memory cell applied to the prior art and the present invention.

스위치/비교부(15)는 RD_EN신호에 따라 노드(17)측의 퓨즈(16) 양단에 걸린 전압신호 또는 접지저항(R3)을 비교기(152)의 입력단자에 스위칭하여 접속시키는 스위치(150)와 상기 스위치(150)의 스위칭된 신호를 유입하여 기준전압(Vref)과 비교하여 퓨즈(16)의 상태에 따른 비트값을 출력하는 비교기(152)를 포함한다.The switch / comparison unit 15 switches and connects a voltage signal or ground resistor R3 across the fuse 16 on the node 17 side to the input terminal of the comparator 152 according to the RD_EN signal. And a comparator 152 that inputs the switched signal of the switch 150 and compares it with a reference voltage Vref and outputs a bit value according to the state of the fuse 16.

도 3는 도 1에 도시된 퓨즈 롬 장치의 타이밍도이다. 3 is a timing diagram of the fuse ROM device of FIG. 1.

퓨즈(16)에 비트값 1로 라이트하고자 하는 경우에는 구동 FET(10)의 게이트에 인가되는 신호 WD<0>에 일정 간격의 펄스를 인가하면 구동 FET(10)가 온되어 퓨즈(16)에 전류가 흐르게 됨에 따라 퓨징된 퓨즈(16)가 단선 상태로서 비트 값 1이 저장된다.When the bit 16 is to be written to the fuse 16, when a pulse of a predetermined interval is applied to the signal WD <0> applied to the gate of the drive FET 10, the drive FET 10 is turned on to the fuse 16. As the current flows, the bit value 1 is stored as the fused fuse 16 is disconnected.

반면에, 퓨즈(16)에 해당 비트값 0으로 저장된 상태를 유지하고자 하는 경우에는 구동 FET(10)의 게이트에 펄스를 인가하지 않으면 구동 FET(10)가 오프되고 퓨즈(16)에 전류가 흐르지 않게 되어 단선되지 않은 상태로서 비트값 0을 유지하게 된다. On the other hand, if it is desired to maintain the state stored in the fuse 16 with the corresponding bit value 0, if the pulse is not applied to the gate of the drive FET 10, the drive FET 10 is turned off and current does not flow in the fuse 16. As a result, the bit value 0 is maintained as not disconnected.

또한, 퓨즈 롬 장치에 저장된 데이터를 리드시에는 RD_EN 신호의 펄스를 스위치(150)에 인가하면 접점인 노드측(17)에서의 퓨즈(16) 양단 간의 전압이 스위치(150)의 D1단자를 통하여 비교기(152)에 인가된다. In addition, when reading the data stored in the fuse ROM device, when a pulse of the RD_EN signal is applied to the switch 150, the voltage between the both ends of the fuse 16 at the node side 17, which is a contact point, is connected to the D1 terminal of the switch 150. Is applied to the comparator 152.

이때, 전원(VDD)으로부터 저항(R2)을 통하여 퓨즈(16)에 미세 전류가 흐르게 된다. 퓨즈(16)가 단선된 상태이거나 일정 저항값 이상이 되면 비교기(152)의 정 입력단자에 입력된 노드(17)의 전압레벨이 저항(R1)과 저항(Ref)에 의해 VDD의 분할된 전압으로 부 입력단자에 입력되는 기준전압(Vref) 보다 높아지게 된다. 이에 따라, 비교기(152)에 출력되는 리드된 신호 RD<0>는 하이레벨로 유지된다.At this time, a minute current flows from the power supply VDD to the fuse 16 through the resistor R2. When the fuse 16 is disconnected or exceeds a predetermined resistance value, the voltage level of the node 17 input to the positive input terminal of the comparator 152 is divided by the resistor R1 and resistor Ref. Therefore, the reference voltage Vref input to the negative input terminal becomes higher. Accordingly, the read signal RD <0> output to the comparator 152 is maintained at the high level.

한편, 퓨즈(16)가 도통상태이거나 일정 저항값 이하인 경우에는 사실상 접지와 접속된 노드(17)의 전압레벨이 기준전압(Vref)보다 낮게 되어 비교기(152)에서 출력되는 리드된 신호 RD<0>는 로우레벨로 유지된다.On the other hand, when the fuse 16 is in a conductive state or is below a predetermined resistance value, the voltage level of the node 17 connected to the ground is actually lower than the reference voltage Vref, so that the read signal RD <0 output from the comparator 152. > Remains low.

상기와 같이 하나의 비트값을 저장하기 위해 데이터값에 따라 미소 저항으로 구성된 퓨즈를 퓨징시켜야 하며, 이를 위해 메모리 셀(14)당 하나의 대용량의 구동 트랜지스터(10)가 요구되기 때문에 메모리 용량에 대비하여 칩 사이즈가 상당히 커지는 문제점이 있었다. As described above, in order to store one bit value, a fuse composed of micro resistors must be fused according to the data value, and one large driving transistor 10 per memory cell 14 is required for this purpose. There was a problem that the chip size is significantly larger.

본 발명이 이루고자 하는 기술적 과제는 매트릭스 형태로 복수의 메모리 셀을 구성하고 제어신호에 따라 해당 행과 열로 각각 액세스하는 구동용 트랜지스터를 이용하여 퓨즈를 퓨징함으로써 메모리 용량에 대비하여 보다 작은 칩 사이즈를 갖는 퓨즈 롬 장치를 제공하는 데 있다. An object of the present invention is to form a plurality of memory cells in the form of a matrix, and fuse the fuse using a driving transistor to access each row and column in accordance with the control signal has a smaller chip size compared to the memory capacity To provide a fuse ROM device.

본 발명의 상기한 기술적 과제를 달성하기 위한 퓨즈 롬 장치는,Fuse ROM device for achieving the above technical problem of the present invention,

복수의 메모리 셀이 매트릭스 형태를 이루며, 컬럼 제어신호에 따라 해당 컬럼에 속한 각 메모리 셀 내의 퓨즈의 일단과 공통 접속된 제1노드와 전원사이를 온, 오프 스위칭하는 제1구동 트랜지스터부;A plurality of memory cells having a matrix shape, the first driving transistor unit configured to switch on and off between a first node and a power supply commonly connected to one end of a fuse in each memory cell belonging to the corresponding column according to a column control signal;

행 제어신호에 따라 상기 매트릭스의 해당 행에 속한 메모리 셀내의 각 퓨즈의 타단과 공통 접속된 제2노드와 접지사이를 온, 오프 스위칭하는 제2구동 트랜지스터부; 및 A second driving transistor unit configured to switch on and off a second node connected to the other end of the fuse in the memory cell belonging to the corresponding row of the matrix, and a ground according to a row control signal; And

상기 각 메모리 셀에 공통으로 접속된 리드 인에이블 신호단자를 포함함을 특징으로 한다. And a read enable signal terminal commonly connected to each of the memory cells.

또한, 상기 메모리 셀은 상기 제1노드와 접지에 접속된 저항을 스위칭 절환하는 스위치부와, 상기 스위치부에서 접속된 신호를 기준 전압과 비교하여 저장된 비트값을 동일 행에 위치한 제2노드로 출력하는 비교기를 포함함을 특징으로 한다.The memory cell may further include a switch unit for switching switching the resistor connected to the first node and ground, and outputting the stored bit value to the second node in the same row by comparing the signal connected from the switch unit with a reference voltage. It characterized in that it comprises a comparator.

상기 스위치는 상기 리드 인에이블 신호에 따라 제1노드와 상기 비교기의 입력단자를 스위칭 접속함을 특징으로 한다. The switch may switch between the first node and the input terminal of the comparator according to the read enable signal.

도 4는 본 발명에 의한 퓨즈 롬 장치를 설명하기 위한 회로도이다. 4 is a circuit diagram illustrating a fuse ROM device according to the present invention.

도 4에서 도 1과 동일한 메모리 셀의 부분은 동일한 참조 부호를 부가하고 상세한 설명은 생략하기로 한다. In FIG. 4, parts of the same memory cell as those of FIG. 1 are assigned the same reference numerals, and detailed description thereof will be omitted.

매트릭스 형태로 복수의 메모리 셀(14)이 구성되어 있으며, 전원(Vh)에 스위칭 구동 FET(20)의 소스가 접속되며, 상기 매트릭스의 첫번째 컬럼에 속해 있는 복수의 메모리 셀의 각 퓨즈의 일단에는 구동 FET(20)의 드레인이 공통 접속되며, 구동 FET(20)의 게이트에는 컬럼 0비트 제어신호 WD<0>가 접속되어 있다. 또한, 나머지 칼럼을 액세스하는 각각의 구동 트랜지스터(21, 22)는 대응된 각각의 컬럼에 속한 메모리 셀과 상기와 동일한 방식으로 접속된다.A plurality of memory cells 14 are configured in a matrix form, and a source of the switching driving FET 20 is connected to a power supply Vh, and at one end of each fuse of the plurality of memory cells belonging to the first column of the matrix. A drain of the driving FET 20 is commonly connected, and a column 0 bit control signal WD <0> is connected to the gate of the driving FET 20. Further, each of the driving transistors 21 and 22 for accessing the remaining columns is connected to the memory cells belonging to the corresponding respective columns in the same manner as above.

매트릭스 형태에서 메모리 셀(14)의 퓨즈(16)와 같은 첫번째 행에 위치한 메모리 셀 내의 퓨즈(16)의 타단은 구동 FET(23)의 드레인과 공통 접속되고, 구동 FET(23)의 소스는 접지에 접속되며, 게이트는 0행제어비트 신호 SD<0>에 접속되어 각 퓨즈와 접지간의 전류 흐름을 온, 오프 스위칭한다.The other end of the fuse 16 in the memory cell located in the first row, such as the fuse 16 of the memory cell 14 in matrix form, is commonly connected with the drain of the driving FET 23, and the source of the driving FET 23 is grounded. The gate is connected to the zero row control bit signal SD <0> to switch the current flow between each fuse and ground on and off.

또한, 복수의 구동 트랜지스터(24, 25)의 드레인은 대응된 각각 다른 행에 위치한 복수의 메모리 셀의 퓨즈의 일단과 공통으로 접속되며, 구동 트랜지스터(24, 25)의 각 소스는 접지에 접속되어 해당 각 퓨즈의 접지간의 전류의 흐름을 스위칭 드라이브한다. In addition, the drains of the plurality of driving transistors 24 and 25 are commonly connected to one ends of the fuses of the plurality of memory cells located in the corresponding different rows, and each source of the driving transistors 24 and 25 is connected to ground. Switching drive current flow between the ground of each fuse.

도 5는 도 4에 도시된 퓨즈 롬 장치의 타이밍도이다. FIG. 5 is a timing diagram of the fuse ROM device of FIG. 4.

먼저 구동 FET(20)의 게이트에 컬럼 제어신호 WD<0>가 로우레벨의 펄스로 인가되고 구동 FET(23)의 게이트에 행 제어신호 SD<0>가 하이레벨의 펄스로 인가되면 구동 FET(20, 23)의 소스와 드레인 간의 채널이 온되어 퓨즈(16)에 전압(Vh)에 의한 전류(If)가 흐르게 되어 퓨징된다.First, when the column control signal WD <0> is applied to the gate of the drive FET 20 as a low level pulse and the row control signal SD <0> is applied to the gate of the drive FET 23 as a high level pulse, the drive FET ( The channel between the source and the drain of the 20 and 23 is turned on so that the current If by the voltage Vh flows through the fuse 16 and is fused.

메모리 셀(14)로부터 데이터를 리드하는 경우에는 먼저 구동 FET(23)의 게이트에 행 제어신호 SD<0>를 하이 레벨 펄스로 인가하고 리드 인에이블 신호인 RD_EN을 액티브 신호로서 인가하면 도 3에 상술한 바와 같은 회로 동작으로 퓨즈가 일정 저항값 이상이면 RD<0>가 하이 레벨이 되고, 일정 저항값 이하이면 로우 레벨로 출력되어 퓨즈의 도통 또는 절연 상태에 따라 저장되어 있는 데이터를 읽을 수 있다.In the case of reading data from the memory cell 14, first, the row control signal SD <0> is applied to the gate of the driving FET 23 as a high level pulse, and the read enable signal RD_EN is applied as an active signal. As described above, RD <0> becomes a high level when the fuse is greater than or equal to a predetermined resistance value, and is output at a low level when the fuse is greater than or equal to a predetermined resistance value, thereby reading data stored according to the conduction or insulation state of the fuse. .

따라서, 종래에는 대용량의 구동 FET의 개수만큼만 메모리 셀을 구성할 수 있었으나, 본 발명에 의하면 컬럼 제어신호 WD에 대응하는 구동 FET의 수가 n개이고, 행 제어신호에 SD에 대응하는 구동 FET의 개수가 m개라면 메모리 셀을 nm개수 구성할 수 있으므로, 보다 적은 개수의 구동 FET나 바이폴라 트랜지스터를 이용하여 종래의 장치에서와 같은 용량의 메모리 셀의 개수를 액세스하여 해당 퓨즈를 퓨징할 수 있다. Therefore, in the related art, only as many memory cells can be configured as the number of driving FETs, but according to the present invention, the number of driving FETs corresponding to the column control signal WD is n, and the number of driving FETs corresponding to SD in the row control signal is increased. Since m memory cells can be configured in nm, a smaller number of driving FETs or bipolar transistors can be used to fuse the fuse by accessing the number of memory cells having the same capacity as in a conventional device.

상술한 바와 같이, 본 발명에 의한 퓨즈 롬 장치는 매트릭스 형태로서 복수의 메모리 셀로 구성하고, 복수의 컬럼과 행 중에서 대응된 칼럼과 행을 액세스하는 구동 트랜지스터를 구비하여, 매트릭스 상에서 해당 메모리 셀의 퓨즈를 퓨징함으로써 동일 메모리 용량의 종래의 퓨즈 롬 장치와 비교하여 보다 작은 칩사이즈로 구현될 수 있다. As described above, the fuse ROM device according to the present invention comprises a plurality of memory cells in the form of a matrix, and includes a driving transistor that accesses a corresponding column and row among a plurality of columns and rows, and fuses the memory cells on the matrix. By fusing the chip can be implemented with a smaller chip size compared to a conventional fuse ROM device of the same memory capacity.

도 1은 종래의 퓨즈 롬 장치를 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a conventional fuse ROM device.

도 3는 도 1에 도시된 퓨즈 롬 장치의 타이밍도이다.3 is a timing diagram of the fuse ROM device of FIG. 1.

도 4는 본 발명에 의한 퓨즈 롬 장치를 설명하기 위한 회로도이다.4 is a circuit diagram illustrating a fuse ROM device according to the present invention.

도 5는 도 4에 도시된 퓨즈 롬 장치의 타이밍도이다.FIG. 5 is a timing diagram of the fuse ROM device of FIG. 4.

Claims

A plurality of memory cells having a matrix shape, the first driving transistor unit configured to switch on and off between a first node and a power supply commonly connected to one end of a fuse in each memory cell of a corresponding column according to a column control signal;

A second driving transistor unit configured to switch on and off a second node commonly connected to the other end of the fuse in the memory cell belonging to the corresponding row of the matrix and ground according to a row control signal; And

And a read enable signal terminal commonly connected to each of the memory cells.

The method of claim 1,

The memory cell includes a switch unit for switching switching a resistance connected to the first node and ground, and a comparator for outputting a stored bit value to a second node in the same row by comparing a signal connected from the switch unit with a reference voltage. Fuse ROM device characterized in that it comprises a.

The method of claim 2,

And the switch unit switches between the first node and the input terminal of the comparator according to the read enable signal.