KR20010076616A - A Fusing Cell and A Offset Trimming Circuit - Google Patents

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KR20010076616A
KR20010076616A KR1020000003867A KR20000003867A KR20010076616A KR 20010076616 A KR20010076616 A KR 20010076616A KR 1020000003867 A KR1020000003867 A KR 1020000003867A KR 20000003867 A KR20000003867 A KR 20000003867A KR 20010076616 A KR20010076616 A KR 20010076616A
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Abstract

PURPOSE: A fusing cell for trimming offset and offset trimming circuit is provided to improve the reliability of a circuit and diversify applying range, and reduce costs by increasing final chip yield. CONSTITUTION: A fusing cell basically provides a fusing function for storing data and a reading function for reading the data. The fusing cell includes a fusing object resistor(R1) and a reference resistor(R2) coupled in parallel each other and have other resistance. Two transistors(MS1 and MS2) select a fusing cell to read stored data, while two transistor(ML1 and ML2) is used for fusing the cell. The size of the transistors(MS1 and MS2) are bigger than the transistor(ML1 and ML2). Accordingly, the manufacturing yield is increased due to merely increase the number of the array bit.

Description

오프셋 트리밍용 퓨징셀과, 오프셋 트리밍회로 { A Fusing Cell and A Offset Trimming Circuit }Fusing cell for offset trimming and offset trimming circuit {A Fusing Cell and A Offset Trimming Circuit}

본 발명은 통신용 아날로그 집적회로(analog IC)에 사용되는 직류 오프셋(DC offset) 보정을 위한 트리밍회로 및 상기 트리밍회로에 사용되는 트리밍용 퓨징셀에 관한 것이다.The present invention relates to a trimming circuit for correcting a DC offset used in an analog IC for communication, and a fusing cell for trimming used in the trimming circuit.

현재 통신용 아날로그 IC의 연구개발이 활발하게 진행되고 있으며, 최근에는 많은 부분의 통신용 IC들이 제조단가가 낮은 CMOS(Complementary MOS)로 구현되고 있다. 그러나, CMOS로 구현된 통신용 IC의 경우, CMOS의 공정 특성상 쌍극자(biplar) 트랜지스터보다 큰 오프셋이 발생되기 때문에 정밀한 사양이 요구되는 경우에는 오프셋 보정회로가 필수적으로 사용되어야 한다.Currently, R & D of communication analog ICs is actively progressing, and in recent years, many communication ICs have been implemented in CMOS (Complementary MOS) with low manufacturing cost. However, in the case of a communication IC implemented in CMOS, an offset correction circuit must be used when a precise specification is required because a larger offset is generated than a biplar transistor due to the process characteristics of the CMOS.

이러한 보정회로로서 트리밍회로를 이용하는 바, 종래의 트리밍회로는 트리밍 대상블럭에 위치하여 해당 소자를 전기적인 방법으로 열화시켜 단락시키거나, 레이저 에너지를 이용하든가, 혹은 부가의 공정을 이용하여 여분의 다른 소자와 연결하여 그 기능을 수행하였다. 그러나, 이러한 트리밍회로는 트리밍 시간과 트리밍 대상블록의 증가시에 실제로 불필요한 핀이 필요하여 칩의 생산단가를 저하시킨다. 즉, 종래의 오프셋 보정회로는 최적의 오프셋 보정값을 찾지 못하며, 오프셋 보정의 범위가 넓어질수록 소요되는 핀의 수가 증가되며, 별도의 추가공정이 요구되어 제조단가가 높아지는 문제점이 있다.As the correction circuit is used as a trimming circuit, the conventional trimming circuit is located on the trimming block and deteriorates the device by an electrical method, short-circuits the use of laser energy, or by using an additional process. It connected to the device to perform its function. However, such trimming circuits actually require unnecessary pins at the time of trimming time and increase of the trimming target block, thereby lowering the production cost of the chip. That is, the conventional offset correction circuit does not find an optimal offset correction value, and as the range of offset correction increases, the number of required pins increases, and a separate additional process is required, resulting in a high manufacturing cost.

또한, 통신용 아날로그 IC의 고집적화로 칩간의 직류 오프셋 보정을 하기 위하여 최종 시험과정에서 프로그램어블하게 진행될 수 있어야 하고, 소요되는 시간은 최소한 짧아야 되기 때문에 이 분야의 기술의 개발이 시급하게 요구되고 있다.In addition, in order to correct the DC offset between chips due to the high integration of the communication analog IC, the development of the technology in this field is urgently required because it can be programmed in the final test process and the time required must be at least short.

따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 신뢰성을 개선시키고, 적용 범위를 다양화하고, 최종 칩수율을 증가시켜 제조단가를 낮추는 오프셋 트리밍회로 및 트리밍용 퓨징셀을 제공하기 위한 것이다.Accordingly, the present invention has been made to solve the above problems of the prior art, the offset trimming circuit and the fusing cell for trimming to reduce the manufacturing cost by improving the reliability, diversification range, increase the final chip yield It is to provide.

도 1은 본 발명의 한 실시예에 따른 오프셋 트리밍용 퓨징셀의 구조도,1 is a structural diagram of a fusing cell for offset trimming according to an embodiment of the present invention;

도 2는 본 발명의 한 실시예에 따른 오프셋 트리밍회로를 도시한 회로도이다.2 is a circuit diagram illustrating an offset trimming circuit according to an exemplary embodiment of the present invention.

상기한 목적을 달성하기 위한 본 발명에 따른 오프셋 트리밍용 퓨징셀은, 퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 출력하는 셀 선택수단을 포함하는 것을 특징으로 한다.The fusing cell for offset trimming according to the present invention for achieving the above object, the resistance value is very small in the non-fusing state, the fusing target resistance that is fused when the overcurrent flows and the resistance value is very large; A reference resistance, one end of which is connected to one end of the fusing target resistor, the reference value being much larger than the resistance value of the fusing target resistor in a state where the resistance value is not fused; A fusing selecting means connected to the other end of the fusing target resistor and switched on when a fusing signal for fusing the fusing target resistor is activated so that an overcurrent flows through the fusing target resistor; And cell selection means for switching on the current to flow through the fusing target resistor and the reference resistor when the cell selection signal is activated to read the fusing state of the fusing target resistor and outputting resistance values of the fusing target resistor and the reference resistor. It is characterized by.

또한, 본 발명에 따른 오프셋 트리밍회로는, 정보를 저장하고 있는 퓨징셀이 배열된 퓨징셀 어레이와, 상기 퓨징셀 어레이에 저장된 정보를 읽어와서 판별하여 출력하는 비교기를 포함하고, 상기 퓨징셀은, 퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항과; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 상기 비교기에게 출력하는 셀 선택수단을 포함하는 것을 특징으로 한다.The offset trimming circuit according to the present invention includes a fusing cell array in which a fusing cell storing information is arranged, and a comparator for reading and discriminating and outputting information stored in the fusing cell array. A fusing target resistor in which the resistance value is very small in the unfused state and is fused when the overcurrent flows, thereby increasing the resistance value; A reference resistance, one end of which is connected to one end of the fusing target resistor, the reference value being much larger than the resistance value of the fusing target resistor in a state where the resistance value is not fused; A fusing selecting means connected to the other end of the fusing target resistor and switched on when a fusing signal for fusing the fusing target resistor is activated so that an overcurrent flows through the fusing target resistor; And cell selection means for switching on a current to flow through the fusing target resistor and the reference resistor when the cell selection signal is activated to read the fusing state of the fusing target resistor, and outputting resistance values of the fusing target resistor and the reference resistor to the comparator. Characterized in that it comprises a.

양호하게는, 상기 퓨징선택수단은, 드레인단자가 상기 퓨징대상저항의 타단과 접속되고, 게이트단자로 상기 셀 선택신호가 입력되어, 상기 셀 선택신호가 액티브되면 스위치 온되는 제 1 MOS 트랜지스터와; 드레인 단자가 상기 제 1 MOS 트랜지스터의 소스단자와 접속되고, 게이트단자로 상기 퓨징신호가 입력되고, 소스단자가 접지되어 상기 퓨징신호가 액티브되면 스위치 온되는 제 2 MOS 트랜지스터를 포함하여, 상기 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터가 동시에 스위치 온되면 상기 퓨징대상저항에 과전류가 흐르도록 한 것을 특징으로 한다.Preferably, the fusing selecting means includes: a first MOS transistor having a drain terminal connected to the other end of the fusing target resistor, the cell selection signal being input to a gate terminal, and switched on when the cell selection signal is activated; And a second MOS transistor having a drain terminal connected to a source terminal of the first MOS transistor, the fusing signal being input to a gate terminal, and a source terminal being grounded and switched on when the fusing signal is activated. When the MOS transistor and the second MOS transistor are switched on simultaneously, an overcurrent flows through the fusing target resistor.

보다 양호하게는, 상기 셀 선택수단은, 드레인단자가 상기 퓨징대상저항의 타단에 접속되고, 게이트단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 퓨징대상저항으로 전류가 흐르도록 하는 제 3 MOS 트랜지스터와; 드레인단자가 상기 기준저항의 타단에 접속되고, 게이터단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 기준저항으로 전류가 흐르도록 하는 제 4 MOS 트랜지스터를 포함한 것을 특징으로 한다.More preferably, the cell selecting means is switched on when the drain terminal is connected to the other end of the fusing target resistor, the cell selection signal is input to the gate terminal, the source terminal is grounded, and the cell selection signal is activated. A third MOS transistor to allow current to flow through the fusing target resistor; A drain terminal connected to the other end of the reference resistor, the cell selection signal is input to a gator terminal, a source terminal is grounded, and switched on when the cell selection signal is activated, so that current flows through the reference resistance; It is characterized by including a MOS transistor.

이하, 첨부된 도면을 참조하면서 본 발명의 한 실시예에 따른 "오프셋 트리밍회로 및 트리밍용 퓨징셀"을 보다 상세하게 설명하면 다음과 같다.Hereinafter, an "offset trimming circuit and a fusing cell for trimming" according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 한 실시예에 따른 오프셋 트리밍회로에 이용되는 트리밍용 퓨징셀의 구성도이다. 이 퓨징셀은 데이터를 저장하는 퓨징(Fusing) 기능과 쓰기한 데이터를 읽는 판독(read) 기능을 기본으로 제공하여야 한다. 퓨징셀은 상호 병렬 접속되며 서로 다른 저항값을 가지는 퓨징대상저항(R1)과 기준저항(R2), 퓨징셀에 저장된 데이터를 읽기 위하여 해당 셀을 선택할 때 사용하는 두 개의 트랜지스터(MS1, MS2), 셀을 퓨징할 때 사용되는 두 개의 트랜지스터(ML1, ML2)로 구성된다. 상기 트랜지스터(MS1, MS2)의 크기는 트랜지스터(ML1, ML2)보다 훨씬 크다.1 is a diagram illustrating a trimming fusing cell used in an offset trimming circuit according to an exemplary embodiment of the present invention. The fusing cell must provide a fusing function for storing data and a read function for reading the written data. The fusing cells are connected in parallel to each other and the fusing target resistor (R1) having different resistance values, the reference resistor (R2), two transistors (MS1, MS2) used to select the cell to read the data stored in the fusing cell, It consists of two transistors (ML1, ML2) used to fuse the cell. The size of the transistors MS1 and MS2 is much larger than the transistors ML1 and ML2.

퓨징대상저항(R1)은 퓨징(fusing)되는 저항으로서, 기준저항(R2)의 저항값보다 1/10의 저항값을 가지며, 퓨징되지 않은 상태에서의 비교기의 기능이 제대로 동작될 수 있도록 미리 오프셋을 부여한다.The fusing target resistor R1 is a fused resistor, which has a resistance value of 1/10 of the resistance of the reference resistor R2, and is offset in advance so that the function of the comparator in the unfused state can be properly operated. To give.

이 퓨징셀에 데이터를 쓰는 동작을 설명하면, 셀 선택신호가 액티브되고 퓨징신호가 일정 시간동안 액티브되면, 트랜지스터(ML1)와 트랜지스터(ML2)가 턴 온된다. 두 트랜지스터(ML1, ML2)가 턴 온되면 트랜지스터(ML1)를 통과한 전류는 대부분 트랜지스터(ML2)를 통해 흐르고, 이때 저항(R1)은 열화되어 끊어지거나 저항값이 매우 커진다. 이렇게 함으로써, 퓨징셀에 1 비트 정보를 저장할 수 있으며, 이 정보는 직류 오프셋 보정회로의 기본 정보를 이용된다.Referring to the operation of writing data to this fusing cell, when the cell selection signal is activated and the fusing signal is active for a predetermined time, the transistors ML1 and ML2 are turned on. When both transistors ML1 and ML2 are turned on, most of the current passing through the transistor ML1 flows through the transistor ML2. At this time, the resistor R1 is deteriorated and broken or the resistance value becomes very large. By doing so, one-bit information can be stored in the fusing cell, which uses the basic information of the DC offset correction circuit.

다음으로 퓨징셀로부터 데이터를 읽는 동작을 살펴보면 다음과 같다. 도 2는 상기와 같은 동작에 의해 데이터가 저장된 퓨징셀 어레이를 이용한 오프셋 트리밍회로를 도시한 도면이다. 도 1에서 퓨징셀의 셀 선택신호가 활성화되면 트랜지스터 MS1과 MS2가 턴 온된다. 도 2에 도시된 비교기는 φ1의 상승에지에서 퓨징셀에 저장된 데이터를 샘플링하는 바, 퓨징대상저항(R1)과 기준저항(R2)의 저항값의 차이에 의해 데이터를 판별한다. 즉, 퓨징되지 않은 퓨징대상저항(R1)은기준저항(R2)에 비해 저항값이 매우 작지만, 퓨징된 퓨징대상저항(R1)은 기준저항(R2)에 비해 저항값이 매우 크기 때문에, 두 저항의 저항값을 비교하면 퓨징셀에 저장된 데이터를 읽을 수 있다.Next, the operation of reading data from the fusing cell is as follows. 2 is a diagram illustrating an offset trimming circuit using a fusing cell array in which data is stored by the above operation. In FIG. 1, when the cell selection signal of the fusing cell is activated, the transistors MS1 and MS2 are turned on. The comparator shown in FIG. 2 samples the data stored in the fusing cell at the rising edge of? 1, and discriminates the data based on the difference between the resistance values of the fusing target resistor R1 and the reference resistor R2. That is, the non-fuse resistor R1 has a smaller resistance value than the reference resistor R2, but since the fused resistor R1 has a larger resistance value than the reference resistor R2, both resistors By comparing the resistance values of, you can read the data stored in the fusing cell.

비교기는 오프셋 오차를 최소화하기 위해 φ1 클럭의 상승에지에서 비교기 입력의 오프셋을 캐패시터 C에 샘플링한다. 또한, φ1 클럭의 하강에지에서 상술한 퓨징대상저항(R1)과 기준저항(R2)의 전압차와 기 샘플링된 전압을 합하여 그 차를 비교하여, 퓨징셀에 저장된 데이터의 값을 출력한다.The comparator samples the offset of the comparator input to capacitor C at the rising edge of φ1 clock to minimize the offset error. Further, the voltage difference between the above-described fusing target resistor R1 and the reference resistor R2 and the pre-sampled voltage are added together at the falling edge of the clock of φ1, and the difference is compared to output the value of the data stored in the fusing cell.

기본적으로 트리밍용 퓨징셀은 1 비트 단위로 데이터를 저장한다. 해당 제어 범위를 몇 비트로 처리할 것인지는, 설계자가 적용하는 대상회로의 요구되는 트리밍 규격에 따라 셀의 갯수를 결정하면 된다. 이때, 다른 부가회로는 셀 에레이를 행과 열 어드레싱하는 블록만을 보강하면 될 것임은 이 분야의 전문가는 본 명세서의 설명을 보면 알 수 있을 것이다. 또한, 트리밍할 대상블럭의 수의 경우, 트리밍 범위를 정하는 비트열을 한 워드라하면, 이 한 워드는 한 개의 트리밍 대상블럭을 제어할 수 있고, 이 워드를 계속해서 필요한 만큼 추가하면 트리밍 대상블럭을 쉽게 증가시킬 수 있는 장점이 있다.Basically, the fusing cell for trimming stores data in 1 bit units. How many bits the control range is to be processed is determined by the number of cells according to the required trimming standards of the target circuit to be applied by the designer. In this case, it will be appreciated by those skilled in the art that other additional circuits need only reinforce blocks for row and column addressing of cell arrays. In the case of the number of target blocks to be trimmed, if the bit string that defines the trimming range is one word, this one word can control one trimming target block, and if the word is continuously added as needed, the trimming target block is added. There is an advantage that can be easily increased.

위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호범위는 첨부된 청구범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.

이상과 같이 본 발명에 의하면, 많은 트리밍정보를 셀 어레이에 통합하여 관리하기 때문에, 대상 블럭이 증가하여도 기존의 블록에서 어레이 비트수만 증가시키면 다른 블록은 공통으로 사용할 수 있어서 생산단가를 낮출 수 있다. 또한, 트리밍 기능의 수율을 대폭 향상시켜 최종 IC 생산수율을 크게 올릴 수 있는 효과가 있다.As described above, according to the present invention, since a lot of trimming information is integrated and managed in a cell array, even if the target block increases, if only the number of array bits is increased in the existing block, other blocks can be used in common, thereby lowering the production cost. . In addition, the yield of the trimming function is greatly improved, thereby increasing the final IC production yield.

Claims (6)

퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항;A fusing target resistor in which the resistance value is very small in the non-fusing state, and fuses when the overcurrent flows, thereby increasing the resistance value; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항;A reference resistance, one end of which is connected to one end of the fusing target resistor, the reference value being much larger than the resistance value of the fusing target resistor in a state where the resistance value is not fused; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및A fusing selecting means connected to the other end of the fusing target resistor and switched on when a fusing signal for fusing the fusing target resistor is activated so that an overcurrent flows through the fusing target resistor; And 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 출력하는 셀 선택수단을 포함하는 것을 특징으로 하는 오프셋 트리밍용 퓨징셀.And a cell selecting means for switching on a current to flow through the fusing target resistor and the reference resistor when the cell selection signal is activated to read the fusing state of the fusing target resistor, and outputting resistance values of the fusing target resistor and the reference resistor. A fusing cell for offset trimming. 제 1 항에 있어서, 상기 퓨징선택수단은, 드레인단자가 상기 퓨징대상저항의 타단과 접속되고, 게이트단자로 상기 셀 선택신호가 입력되어, 상기 셀 선택신호가 액티브되면 스위치 온되는 제 1 MOS 트랜지스터와;2. The first MOS transistor of claim 1, wherein the fusing selecting means includes a drain terminal connected to the other end of the fusing target resistor, a cell selection signal input to a gate terminal, and switched on when the cell selection signal is activated. Wow; 드레인 단자가 상기 제 1 MOS 트랜지스터의 소스단자와 접속되고, 게이트단자로 상기 퓨징신호가 입력되고, 소스단자가 접지되어 상기 퓨징신호가 액티브되면 스위치 온되는 제 2 MOS 트랜지스터를 포함하여, 상기 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터가 동시에 스위치 온되면 상기 퓨징대상저항에 과전류가 흐르도록 한 것을 특징으로 하는 오프셋 트리밍용 퓨징셀.And a second MOS transistor having a drain terminal connected to a source terminal of the first MOS transistor, the fusing signal being input to a gate terminal, and a source terminal being grounded and switched on when the fusing signal is activated. The fusing cell for offset trimming, wherein when the MOS transistor and the second MOS transistor are switched on simultaneously, an overcurrent flows through the fusing target resistor. 제 1 항 또는 제 2 항에 있어서, 상기 셀 선택수단은, 드레인단자가 상기 퓨징대상저항의 타단에 접속되고, 게이트단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 퓨징대상저항으로 전류가 흐르도록 하는 제 3 MOS 트랜지스터와;The cell selection signal according to claim 1 or 2, wherein the cell selection means has a drain terminal connected to the other end of the fusing target resistor, the cell selection signal is input to a gate terminal, and a source terminal is grounded. A third MOS transistor configured to be switched on when the current is activated so that current flows through the fusing target resistor; 드레인단자가 상기 기준저항의 타단에 접속되고, 게이터단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 기준저항으로 전류가 흐르도록 하는 제 4 MOS 트랜지스터를 포함한 것을 특징으로 하는 오프셋 트리밍용 퓨징셀.A drain terminal connected to the other end of the reference resistor, the cell selection signal is input to a gator terminal, a source terminal is grounded, and switched on when the cell selection signal is activated, so that current flows through the reference resistance; A fusing cell for offset trimming comprising a MOS transistor. 정보를 저장하고 있는 퓨징셀이 배열된 퓨징셀 어레이와,A fusing cell array in which a fusing cell storing information is arranged; 상기 퓨징셀 어레이에 저장된 정보를 읽어와서 판별하여 출력하는 비교기를 포함하고,Comprising a comparator for reading and determining the information stored in the fusing cell array, 상기 퓨징셀은, 퓨징되지 않은 상태에서는 저항값이 매우 작고, 과전류가 흐르면 퓨징되어 저항값이 매우 커지는 퓨징대상저항과; 일단이 상기 퓨징대상저항의 일단과 접속되고, 저항값이 퓨징되지 않은 상태에서의 퓨징대상저항의 저항값보다는 매우 크고 퓨징된 퓨징대상저항의 저항값보다는 매우 작은 기준저항; 상기 퓨징대상저항의 타단과 접속되고, 상기 퓨징대상저항을 퓨징하기 위한 퓨징신호가 액티브되면 스위치 온되어 상기 퓨징대상저항에 과전류가 흐르도록 하는 퓨징선택수단; 및 상기 퓨징대상저항의 퓨징상태를 읽기 위해 셀 선택신호가 액티브되면 상기 퓨징대상저항과 기준저항에 전류가 흐르도록 스위치 온되어 상기 퓨징대상저항과 기준저항의 저항치를 상기 비교기에게 출력하는 셀 선택수단을 포함하는 것을 특징으로 하는 오프셋 트리밍회로.The fusing cell may include: a fusing target resistor in which the resistance value is very small in the non-fusing state, and is fused when an overcurrent flows, thereby increasing the resistance value; A reference resistance, one end of which is connected to one end of the fusing target resistor, the reference value being much larger than the resistance value of the fusing target resistor in a state where the resistance value is not fused; A fusing selecting means connected to the other end of the fusing target resistor and switched on when a fusing signal for fusing the fusing target resistor is activated so that an overcurrent flows through the fusing target resistor; And cell selection means for switching on a current to flow through the fusing target resistor and the reference resistor when the cell selection signal is activated to read the fusing state of the fusing target resistor, and outputting resistance values of the fusing target resistor and the reference resistor to the comparator. Offset trimming circuit comprising a. 제 4 항에 있어서, 상기 퓨징선택수단은, 드레인단자가 상기 퓨징대상저항의 타단과 접속되고, 게이트단자로 상기 셀 선택신호가 입력되어, 상기 셀 선택신호가 액티브되면 스위치 온되는 제 1 MOS 트랜지스터와;5. The first MOS transistor of claim 4, wherein the fusing selecting means has a drain terminal connected to the other end of the fusing target resistor, the cell selection signal being input to a gate terminal, and switched on when the cell selection signal is activated. Wow; 드레인 단자가 상기 제 1 MOS 트랜지스터의 소스단자와 접속되고, 게이트단자로 상기 퓨징신호가 입력되고, 소스단자가 접지되어 상기 퓨징신호가 액티브되면 스위치 온되는 제 2 MOS 트랜지스터를 포함하여, 상기 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터가 동시에 스위치 온되면 상기 퓨징대상저항에 과전류가 흐르도록 한 것을 특징으로 하는 오프셋 트리밍회로.And a second MOS transistor having a drain terminal connected to a source terminal of the first MOS transistor, the fusing signal being input to a gate terminal, and a source terminal being grounded and switched on when the fusing signal is activated. And an overcurrent flows through the fusing target resistor when the MOS transistor and the second MOS transistor are switched on at the same time. 제 4 항 또는 제 5 항에 있어서, 상기 셀 선택수단은, 드레인단자가 상기 퓨징대상저항의 타단에 접속되고, 게이트단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 퓨징대상저항으로 전류가 흐르도록 하는 제 3 MOS 트랜지스터와;The cell selection signal according to claim 4 or 5, wherein the cell selection means has a drain terminal connected to the other end of the fusing target resistor, the cell selection signal is input to a gate terminal, and a source terminal is grounded. A third MOS transistor configured to be switched on when the current is activated so that current flows through the fusing target resistor; 드레인단자가 상기 기준저항의 타단에 접속되고, 게이터단자로 상기 셀 선택신호가 입력되고, 소스단자가 접지되어, 상기 셀 선택신호가 액티브되면 스위치 온되어 상기 기준저항으로 전류가 흐르도록 하는 제 4 MOS 트랜지스터를 포함한 것을 특징으로 하는 오프셋 트리밍회로.A drain terminal connected to the other end of the reference resistor, the cell selection signal is input to a gator terminal, a source terminal is grounded, and switched on when the cell selection signal is activated, so that current flows through the reference resistance; An offset trimming circuit comprising a MOS transistor.
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