KR20050073303A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 별도의 이온주입 공정을 통해 웰의 농도를 증가시켜 버랙터의 웰 디플리션을 방지할 수 있고, NMOS 버랙터와 PMOS 버랙터의 튜너빌러티(Tunability)를 향상시킬 수 있으며, 로직 부분의 콘택 지역에 동시에 도핑함으로써, 콘택 저항을 감소시킬 수 있는 반도체 장치의 제조 방법을 제공한다. The present invention relates to a method for manufacturing a semiconductor device, and to increase the concentration of the well through a separate ion implantation process to prevent well depletion of the varactors, and the tuning of the NMOS and PMOS varactors ( It provides a method of manufacturing a semiconductor device that can improve the (tunability), and can reduce the contact resistance by simultaneously doping the contact area of the logic portion.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 MS/RF 소자중 버랙터의 제작 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a varactor among MS / RF devices.
일반적으로, NMOS 또는 PMOS 축적 버랙터(Accumulation Varactor)를 제작할 때 웰(Well)을 형성한 다음, 소정의 제조 공정을 형성하여 게이트 전극, 소스/드레인을 형성한 다음 이를 금속으로 전기적 연결을 하였다. In general, when fabricating an NMOS or PMOS accumulation varactor, a well is formed, a predetermined manufacturing process is formed to form a gate electrode, a source / drain, and then an electrical connection is made of metal.
종래의 버랙터의 경우 웰 농도가 낮아 오프(Off) 상태에서 반도체 기판 하부 디플리션이 형성된다. 이는 버랙터의 커패시턴스를 크게 감소시키는 원인이 된다. In the case of the conventional varactor, the well concentration is low, so that the depletion of the lower portion of the semiconductor substrate is formed in the off state. This causes a significant reduction in varactor capacitance.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 NMOS 버랙터가 형성되는 영역에 5가의 도판트를 도핑하고, PMOS 버랙터가 형성되는 영역에 3가의 도판트를 도핑하여 웰 농도를 증가시켜 디플리션을 최소화 할 수 있는 반도체 장치의 제조 방법을 제공한다. Therefore, in order to solve the above problem, the present invention dope a pentavalent dopant in a region where an NMOS varactor is formed, and a dopant of a trivalent dopant in an area where a PMOS varactor is formed, thereby increasing the well concentration and duffling. It provides a method of manufacturing a semiconductor device that can minimize the choice.
본 발명에 따른 NMOS 버랙터가 형성될 제 1 영역과 PMOS 버랙터가 형성될 제 2 영역이 정의된 반도체 기판에 소자 분리막을 형성하는 단계와, 상기 제 1 영역에 N웰과 N 타입 이온층을 형성하고, 상기 제 2 영역에 P웰과 P 타입 이온층을 형성하는 단계 및 상기 제 1 영역에 NMOS용 게이트 전극과 소스/드레인을 형성하고, 상기 제 2 영역에 PMOS 용 게이트 전극과 소스/드레인을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다. Forming an isolation layer on a semiconductor substrate in which a first region in which an NMOS varactor is formed and a second region in which a PMOS varactor is formed are defined, and an N well and an N type ion layer are formed in the first region Forming a P well and a P type ion layer in the second region, forming an NMOS gate electrode and a source / drain in the first region, and forming a PMOS gate electrode and a source / drain in the second region It provides a method for manufacturing a semiconductor device comprising the step of.
바람직하게, 상기 제 1 영역에 N웰과 N 타입 이온층을 형성하고, 상기 제 2 영역에 P웰과 P 타입 이온층을 형성하는 단계는, 상기 제 1 영역에 상기 N웰을 형성하고, 상기 제 2 영역에 상기 P웰을 형성하는 단계와, 상기 N 웰의 상부에 상기 N 타입 이온층을 형성하는 단계 및 상기 P웰의 상부에 상기 P 타입 이온층을 형성하는 단계를 포함할 수 있다. Preferably, forming the N well and the N type ion layer in the first region, and forming the P well and the P type ion layer in the second region, forming the N well in the first region, The method may include forming the P well in a region, forming the N type ion layer on the N well, and forming the P type ion layer on the P well.
바람직하게, 상기 제 1 영역에 N웰과 N 타입 이온층을 형성하고, 상기 제 2 영역에 P웰과 P 타입 이온층을 형성하는 단계는, 상기 제 1 영역을 개방하는 제 1 감광막 패턴을 형성하는 단계와, 상기 제 1 감광막 패턴을 이온주입 마스크로 하는 제 1 이온주입 및 제 2 이온주입을 순차적으로 실시하여 상기 제 1 영역의 상기 반도체 기판에 상기 N웰과 상기 N웰 상부에 상기 N 타입 이온층을 형성하는 단계와, 상기 제 1 감광막 패턴을 제거한 다음, 상기 제 2 영역을 개방하는 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴을 이온주입 마스크로 하는 제 3 이온주입 및 제 4 이온주입을 순차적으로 실시하여 상기 제 2 영역의 상기 반도체 기판에 상기 P웰과 상기 P웰 상부에 상기 P 타입 이온층을 형성하는 단계를 포함할 수 있다. Preferably, forming the N well and the N type ion layer in the first region, and forming the P well and the P type ion layer in the second region, forming a first photoresist pattern for opening the first region. And sequentially performing first and second ion implantation using the first photoresist pattern as an ion implantation mask to form the N well and the N type ion layer on the N well on the semiconductor substrate in the first region. Forming the second photoresist pattern, removing the first photoresist pattern, and then forming a second photoresist pattern that opens the second region; and a third ion implantation and a fourth ion implantation using the second photoresist pattern as an ion implantation mask. And sequentially forming the P well and the P type ion layer on the P well on the semiconductor substrate in the second region.
바람직하게, 상기 N 타입 이온층은 10 내지 1MeV의 이온주입 에너지로 As 이온 및/또는 P 이온을 1E16 내지 1E22atoms/㎤의 도즈량을 주입하여 형성하고, 상기 P타입 이온층은 10 내지 1MeV의 이온주입 에너지로 BF2 이온 및/또는 B 이온을 1E16 내지 1E22atoms/㎤의 도즈량을 주입하여 형성할 수 있다.Preferably, the N-type ion layer is formed by implanting As ions and / or P ions in doses of 1E16 to 1E22 atoms / cm 3 with ion implantation energy of 10 to 1MeV, and the P type ion layer is ion implantation energy of 10 to 1MeV. BF 2 ions and / or B ions can be formed by implanting doses of 1E16 to 1E22 atoms / cm 3.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
버랙터(가변용량 다이오드)는 전압을 역방향으로 가했을 경우 다이오드가 가지고 있는 커패시터 용량이 변화하는 것을 이용하여 전압의 변화에 따라 발진 주파수를 변화 시키는 등의 용도에 사용한다. Varactors (variable capacitance diodes) are used for applications such as changing the oscillation frequency in response to voltage changes by using a change in the capacitor capacity of the diode when the voltage is applied in the reverse direction.
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, NMOS 버랙터가 형성될 제 1 영역(A)과 PMOS 버랙터가 형성될 제 2 영역(B)이 정의된 반도체 기판(10)상에 패드 산화막(14) 및 패드 질화막(18)을 순차적으로 형성한다. 패드 질화막(18), 패드 산화막(14) 및 반도체 기판(10)을 패터닝 하여 트렌치를 형성한다. 트렌치를 필드 산화막을 이용하여 매립 평탄화 하여 소자 분리막(20)을 형성한다. Referring to FIG. 1A, a pad oxide film 14 and a pad nitride film 14 may be formed on a semiconductor substrate 10 on which a first region A in which an NMOS varactor is to be formed and a second region B in which a PMOS varactor is to be defined are defined. 18) are formed sequentially. The pad nitride film 18, the pad oxide film 14, and the semiconductor substrate 10 are patterned to form trenches. The trench is buried and planarized using the field oxide film to form the device isolation film 20.
패터닝 공정은 패드 질화막(18) 상에 감광막을 도포한 다음, 마스크를 이용한 사진식각공정을 실시하여 소자 분리 영역(필드 영역)을 개방하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 패드 질화막(18)과 패드 산화막(14)을 제거한 다음, 반도체 기판(10)의 일부를 계속적으로 식각하여 트렌치를 형성하는 것이 바람직하다. 감광막 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. In the patterning process, a photoresist film is coated on the pad nitride film 18, and then a photolithography process using a mask is performed to form a photoresist pattern (not shown) that opens the device isolation region (field region). An etching process using the photoresist pattern as an etching mask may be performed to remove the pad nitride layer 18 and the pad oxide layer 14, and then a portion of the semiconductor substrate 10 may be continuously etched to form trenches. The photoresist strip process is performed to remove the photoresist pattern.
소자 분리막(20)은 트렌치가 형성된 전체 구조상에 필드 산화막을 트렌치가 매립되도록 증착한 다음, 패드 질화막(18)을 정지막으로 하는 평탄화 공정을 실시하여 패드 질화막(18) 상부의 필드 산화막을 제거함으로써 형성하는 것이 바람직하다. 평탄화 공정은 화학 기계적 연마를 이용하여 실시하는 것이 바람직하다. The device isolation film 20 is formed by depositing a field oxide film so that the trench is embedded in the entire structure where the trench is formed, and then performing a planarization process using the pad nitride film 18 as a stop film to remove the field oxide film on the pad nitride film 18. It is preferable to form. The planarization step is preferably carried out using chemical mechanical polishing.
도 1b 및 도 1c를 참조하면, 질화막 스트립 공정을 통해 패드 질화막(18)을 제거한 다음, 제 1 영역(A)에 N웰(30)과 N 타입 이온층(35)을 형성하고, 제 2 영역(B)에 P웰(40)과 P 타입 이온층(45)을 형성한다. 1B and 1C, after the pad nitride film 18 is removed through a nitride film strip process, an N well 30 and an N type ion layer 35 are formed in the first region A, and the second region ( The P well 40 and the P type ion layer 45 are formed in B).
질화막 스트립 공정은 인산을 이용하여 잔류하는 패드 질화막(18)을 제거하는 것이 바람직하다. 패드 산화막(14)을 제거할 수도 있고, 패드 산화막(14)을 잔류시켜 후속 이온주입 공정시 스크린 산화막으로 사용할 수도 있다. In the nitride film strip process, it is preferable to remove the remaining pad nitride film 18 using phosphoric acid. The pad oxide film 14 may be removed or the pad oxide film 14 may be left to be used as a screen oxide film in a subsequent ion implantation process.
N웰(30)과 N 타입 이온층(35)은 전체 구조상에 감광막을 도포한 다음, 마스크를 이용한 사진 식각공정을 실시하여 제 1 영역(A)을 개방하는 제 1 감광막 패턴(25)을 형성한다. 제 1 감광막 패턴(25)을 이온주입 마스크로 하는 N웰 형성을 위한 제 1 이온주입을 실시하여 N웰(30)을 형성하는 것이 바람직하다. N 타입 이온층(35) 형성을 위한 제 2 이온주입을 실시하여 N웰(30)이 형성된 반도체 기판(10)에 N 타입 이온층(35)을 형성하는 것이 바람직하다. N 타입 이온층(35)은 10 내지 1MeV의 이온주입 에너지로 As 이온 및/또는 P 이온을 1E16 내지 1E22atoms/㎤의 도즈량을 주입하여 형성하는 것이 바람직하다. The N well 30 and the N type ion layer 35 form a first photoresist pattern 25 that opens the first region A by applying a photoresist over the entire structure and then performing a photolithography process using a mask. . It is preferable to form the N well 30 by performing first ion implantation for N well formation using the first photosensitive film pattern 25 as an ion implantation mask. It is preferable to form the N-type ion layer 35 on the semiconductor substrate 10 on which the N well 30 is formed by performing the second ion implantation for forming the N-type ion layer 35. The N-type ion layer 35 is preferably formed by implanting As ions and / or P ions in doses of 1E16 to 1E22 atoms / cm 3 with ion implantation energy of 10 to 1 MeV.
소정의 감광막 스트립 공정을 실시하여 제 1 감광막 패턴(35)을 제거한 다음, 제 2 영역(B)을 개방하는 제 2 감광막 패턴(42)을 형성한다. 제 2 감광막 패턴(42)을 이온주입 마스크로 하는 P웰 형성을 위한 제 3 이온주입을 실시하여 P웰(40)을 형성하는 것이 바람직하다. P 타입 이온층(45) 형성을 위한 제 4 이온주입을 실시하여 P웰(40)이 형성된 반도체 기판(10)에 P 타입 이온층(45)을 형성하는 것이 바람직하다. P타입 이온층(45)은 10 내지 1MeV의 이온주입 에너지로 BF2 이온 및/또는 B 이온을 1E16 내지 1E22atoms/㎤의 도즈량을 주입하여 형성하는 것이 바람직하다. 소정의 감광막 스트립 공정을 실시하여 제 2 감광막 패턴(42)을 제거한다.A predetermined photoresist strip process is performed to remove the first photoresist pattern 35, and then a second photoresist pattern 42 for opening the second region B is formed. It is preferable to form the P well 40 by performing a third ion implantation for forming a P well using the second photosensitive film pattern 42 as an ion implantation mask. It is preferable to form the P-type ion layer 45 on the semiconductor substrate 10 on which the P well 40 is formed by performing the fourth ion implantation for forming the P-type ion layer 45. The P-type ion layer 45 is preferably formed by implanting BF 2 ions and / or B ions with a dose of 1E16 to 1E22 atoms / cm 3 at an ion implantation energy of 10 to 1 MeV. A predetermined photoresist strip process is performed to remove the second photoresist pattern 42.
다른 실시예로는 제 1 영역(A)에 N 웰 형성을 위한 이온주입을 실시하여 N웰(30)을 형성하고, 제 2 영역(B)에 P 웰 형성을 위한 이온주입을 실시하여 P웰(40)을 형성한다. 제 1 영역(A)을 개방하는 감광막 패턴을 형성한 다음 이를 이온주입 마스크로 하는 이온주입을 실시하여 N 웰(30)이 형성된 제 1 영역(A)의 반도체 기판(10)에 N 타입 이온층(35)을 형성할 수 있다. 상기 감광막 패턴을 제거한 다음, 제 2 영역(B)을 개방하는 감광막 패턴을 형성한다. 이를 이온주입 마스크로 하는 이온주입을 실시하여 P 웰(40)이 형성된 제 2 영역(B)의 반도체 기판(10)에 P 타입 이온층(45)을 형성할 수 있다. N 타입 이온층(35) 및 P 타입 이온층(45)은 각 영역의 반도체 기판(10) 표면 영역에 형성되는 것이 바람직하다. In another embodiment, the N well 30 is formed by performing ion implantation for forming N wells in the first region A, and the ion implantation for forming P wells in the second region B is performed. 40 is formed. After forming a photoresist pattern that opens the first region A, and performing ion implantation using the ion implantation mask as an ion implantation mask, an N-type ion layer (N-type ion layer) is formed on the semiconductor substrate 10 of the first region 35). After removing the photoresist pattern, a photoresist pattern for opening the second region B is formed. Ion implantation using the ion implantation mask may be performed to form the P type ion layer 45 on the semiconductor substrate 10 in the second region B in which the P well 40 is formed. The N type ion layer 35 and the P type ion layer 45 are preferably formed in the surface region of the semiconductor substrate 10 in each region.
상술한 방법들에 의해 형성된 N 타입 이온층(35) 및 P 타입 이온층(45)에 의해 웰의 농도를 크게 증가시킬 수 있다. 이로인해 버렉터의 경우 오프 상태에서 반도체 기판 하부의 디플리션 현상을 방지할 수 있다. 결국 버렉터의 커패시턴스를 증가시켜 결국 조율성(Tunability)을 향상시킬 수 있다. 후속 공정의 콘택의 저항을 감소시키기 위해 상술한 기술로 로직 부분의 콘택 지역에 동시 도핑을 실시할 수 있다. The concentration of the well can be greatly increased by the N type ion layer 35 and the P type ion layer 45 formed by the above-described methods. This prevents the deflation phenomenon of the lower portion of the semiconductor substrate in the case of the diverter. Eventually, the capacitance of the varactor can be increased, resulting in improved tunability. Simultaneous doping may be performed in the contact area of the logic portion with the techniques described above to reduce the resistance of the contacts of subsequent processes.
제 1 영역(A)의 반도체 기판(10)에 N웰(30)과 N 타입 이온층(35)이 형성되고, 제 2 영역(B)의 반도체 기판(10)에 P웰(40)과 P 타입 이온층(45)이 형성된 반도체 기판(10)에 소정의 세정공정을 반도체 기판(10)에 잔류하는 잔류물을 제거하는 것이 바람직하다. 세정공정을 통해 기판 상에 잔류하는 산화막을 완전히 제거하는 것이 바람직하다. The N well 30 and the N type ion layer 35 are formed in the semiconductor substrate 10 of the first region A, and the P wells 40 and P type are formed in the semiconductor substrate 10 of the second region B. In the semiconductor substrate 10 on which the ion layer 45 is formed, it is preferable to remove a residue remaining on the semiconductor substrate 10 by a predetermined cleaning process. It is preferable to completely remove the oxide film remaining on the substrate through the cleaning process.
도 1d를 참조하면, 전체 구조 상부에 게이트 산화막(50)을 형성하고, NO 가스를 이용한 어닐을 실시하여 게이트 산화막(50) 표면을 질화한다. 게이트 산화막(50) 상부에 폴리 실리콘막(55)을 증착한다. 폴리 실리콘막(50)과 게이트 산화막(55)을 패터닝하여 게이트 전극(60)을 형성한다. Referring to FIG. 1D, the gate oxide film 50 is formed over the entire structure, and the surface of the gate oxide film 50 is nitrided by annealing using NO gas. The polysilicon film 55 is deposited on the gate oxide film 50. The gate electrode 60 is formed by patterning the polysilicon film 50 and the gate oxide film 55.
게이트 이온주입을 실시하여 제 1 영역(A)에 NMOS용 게이트 전극(60a)을 형성하고, 제 2 영역(B)에는 PMOS용 게이트 전극(60b)을 형성한다. 게이트 이온주입은 제 1 영역(A)을 개방하는 이온주입 마스크를 형성한 다음, N 타입 불순물을 제 1 영역(A)에 패터닝된 폴리 실리콘막(50a)에 주입하는 것이 바람직하다. N 타입 불순물로는 비소(As)를 사용하는 것이 바람직하다. 제 2 영역(B)을 개방하는 이온주입 마스크를 형성한 다음, P 타입 불순물을 제 2 영역(B)에 패터닝된 폴리 실리콘막(50b)에 주입하는 것이 바람직하다. P 타입 불순물로는 보른(BF2)을 사용하는 것이 바람직하다. The gate ion implantation is performed to form the NMOS gate electrode 60a in the first region A, and the PMOS gate electrode 60b is formed in the second region B. As shown in FIG. The gate ion implantation preferably forms an ion implantation mask that opens the first region A, and then implants N-type impurities into the polysilicon film 50a patterned in the first region A. FIG. Arsenic (As) is preferably used as the N-type impurity. After forming an ion implantation mask that opens the second region B, it is preferable to implant P-type impurities into the polysilicon film 50b patterned in the second region B. As the P-type impurity, it is preferable to use boron (BF2).
도 1e를 참조하면, 게이트 전극(60) 측벽에 측벽 스페이서(65)를 형성한다. 게이트 전극(60) 양측에 소스/드레인(68)을 형성한다. 전체 구조상에 층간 절연막(70)을 증착한 다음, 층간 절연막(70)을 패터닝 하여 콘택홀을 형성한다. 금속화(Metallization) 공정을 실시하여 콘택 플러그(75)와 금속배선(80)을 형성한다. Referring to FIG. 1E, sidewall spacers 65 are formed on sidewalls of the gate electrode 60. Source / drain 68 is formed on both sides of the gate electrode 60. After the interlayer insulating film 70 is deposited on the entire structure, the interlayer insulating film 70 is patterned to form a contact hole. The metallization process is performed to form the contact plug 75 and the metallization 80.
측벽 스페이서(65)는 전체 구조상에 절연막을 형성한 다음, 전면 식각을 실시하여 게이트 전극(60) 측벽을 제외한 영역의 절연막을 제거하여 형성하는 것이 바람직하다. 소스/드레인(68)은 제 1 영역(A)의 NMOS용 게이트 전극(60a) 양측의 반도체 기판(10)에 고농도 N 타입(N+) 이온을 주입하여 형성하는 것이 바람직하고, 제 2 영역(B)의 PMOS용 게이트 전극(60b) 양측의 반도체 기판(10)에 고농도 P 타입(P+) 이온을 주입하여 형성하는 것이 바람직하다. 층간 절연막(70)은 PMD(Pre Metal Dielectric)막을 이용하여 형성하는 것이 바람직하다. 패터닝공정을 통해 게이트 전극(60)과 소스/드레인(68) 상부의 층간 절연막(70)의 일부를 제거하여 게이트 전극(60)과 소스/드레인(68)을 노출되도록 하는 콘택홀을 형성하는 것이 바람직하다. The sidewall spacers 65 may be formed by forming an insulating film on the entire structure, and then etching the entire surface to remove the insulating film in a region excluding the sidewall of the gate electrode 60. The source / drain 68 is preferably formed by implanting high concentration N type (N +) ions into the semiconductor substrate 10 on both sides of the NMOS gate electrode 60a in the first region A, and in the second region B. Is preferably formed by implanting high concentration P-type (P +) ions into the semiconductor substrate 10 on both sides of the PMOS gate electrode 60b. The interlayer insulating film 70 is preferably formed using a PMD (Pre Metal Dielectric) film. By forming a contact hole to expose the gate electrode 60 and the source / drain 68 by removing a portion of the interlayer insulating layer 70 on the gate electrode 60 and the source / drain 68 through the patterning process. desirable.
금속화 공정은 상기의 콘택홀을 도전성의 물질막을 이용하여 매립 평탄화 하여 콘택플러그(75)를 형성하고, 그 상부에 도전성 금속막을 증착한 다음, 이를 패터닝하여 금속배선(80)을 형성하는 것이 바람직하다. 도전성의 물질막은 폴리 실리콘막, 텅스텐, 알루미늄막을 이용할 수 있다. 또한, 도전성 금속막을 구리, 알루미늄, 텅스텐을 이용할 수 있다. 상술한 금속화 공정을 통해 하부에 형성된 게이트 전극(60), 소스/드레인(68)이 다이오드 연결되는 것이 바람직하다. 웰의 디플리션이 최소화된 NMOS 또는 PMOS 축적 버랙터를 제조할 수 있다. In the metallization process, it is preferable to form the contact plug 75 by forming a contact plug 75 by filling the contact hole with a conductive material film and depositing a conductive metal film thereon, and then patterning the contact hole 75 to form a metal wiring 80. Do. As the conductive material film, a polysilicon film, tungsten or aluminum film can be used. Moreover, copper, aluminum, tungsten can be used for a conductive metal film. It is preferable that the gate electrode 60 and the source / drain 68 formed at the lower portion of the metallization process are diode-connected. NMOS or PMOS accumulation varactors with minimal depletion of wells can be fabricated.
도 2는 MOS 버랙터의 특성을 비교한 그래프이다. 2 is a graph comparing the characteristics of MOS varactors.
도 2를 참조하면, 제 1 영역에 N 타입 이온층을 형성한 NMOS 버랙터의 커패시턴스 특성(도 2의 A 그래프 참조)과, 제 2 영역에 P 타입 이온층을 형성한 PMOS 버랙터의 커패시터의 특성(도 2의 B 그래프 참조)이, 종래의 웰만을 형성한 버랙터들(도 2의 A' 및 B' 그래프 참조)에 비해 우수함을 알 수 있다. Referring to FIG. 2, capacitance characteristics of an NMOS varactor having an N type ion layer formed in a first region (see A graph of FIG. 2), and characteristics of a capacitor of a PMOS varactor having a P type ion layer formed in a second region ( It can be seen that the B graph of FIG. 2 is superior to the varactors forming only the wells (see the A 'and B' graphs of FIG. 2).
상술한 바와 같이, 본 발명은 별도의 이온주입 공정을 통해 웰의 농도를 증가시켜 버랙터의 웰 디플리션을 방지할 수 있다. As described above, the present invention can increase well concentration through a separate ion implantation process to prevent well depletion of varactors.
또한, NMOS 버랙터와 PMOS 버랙터의 튜너빌러티(Tunability)를 향상시킬 수 있다. In addition, the tuneability of the NMOS and PMOS varactors can be improved.
또한, 로직 부분의 콘택 지역에 동시에 도핑함으로써, 콘택 저항을 감소시킬 수 있다. In addition, by simultaneously doping the contact area of the logic portion, the contact resistance can be reduced.
도 1a 내지 도 1e는 본 발명에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들 이다. 1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 2는 MOS 버랙터의 특성을 비교한 그래프이다. 2 is a graph comparing the characteristics of MOS varactors.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 14 : 패드 산화막10 semiconductor substrate 14 pad oxide film
18 : 패드 질화막 20 : 소자 분리막18: pad nitride film 20: device isolation film
25, 42 : 감광막 패턴 30 : N 웰25, 42: Photosensitive film pattern 30: N well
35 : N 타입 이온층 40 : P 웰35 N type ion layer 40 P well
45 : P 타입 이온층 50 : 게이트 산화막45: P type ion layer 50: gate oxide film
55 : 폴리 실리콘막 60 : 게이트 전극55 polysilicon film 60 gate electrode
70 : 층간 절연막 75 : 콘택 플러그70: interlayer insulating film 75: contact plug
80 : 금속배선 80: metal wiring
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100710195B1 (en) * | 2005-12-28 | 2007-04-20 | 동부일렉트로닉스 주식회사 | Method for fabricating of mos varactor |
| KR100734730B1 (en) * | 2006-08-16 | 2007-07-02 | 동부일렉트로닉스 주식회사 | Semiconductor having a mos varactor and method of fabricating the same |
| KR100872981B1 (en) * | 2007-07-19 | 2008-12-08 | 주식회사 동부하이텍 | Method of fabricating semiconductor |
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2004
- 2004-01-09 KR KR1020040001658A patent/KR20050073303A/en not_active Application Discontinuation
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