KR20050071830A

KR20050071830A - Bus controller having common fifo memory

Info

Publication number: KR20050071830A
Application number: KR1020040000181A
Authority: KR
Inventors: 전진휘; 구태운
Original assignee: 삼성전자주식회사
Priority date: 2004-01-03
Filing date: 2004-01-03
Publication date: 2005-07-08

Abstract

본 발명은 공통 선입선출(FIFO)메모리를 가지는 버스 컨트롤러에 관한 것이다. 본 발명의 공통 FIFO 메모리를 갖는 버스컨트롤러는 주변장치들을 인터페이스 하는 인터페이스 블럭들의 데이터 경로인 버스와 상기 인터페이스 블럭들간의 버스 제어를 위한 버스 컨트롤러에 있어서, 상기 버스컨트롤러 내부에 존재하는 공통 FIFO 메모리 및 사용되지 않는 인터페이스 블럭에 대한 여분의 공통 FIFO 메모리 제어를 위한 FIFO 메모리 제어레지스터를 포함한다. 따라서, 본 발명의 공통제어가 가능한 FIFO 메모리를 이용하여 브릿지 회로를 포함한 버스 컨트롤러 시스템을 구성할 경우, FIFO 메모리를 효율적으로 관리할 수 있으며, 일부 사용되지 않는 인터페이스 블럭이 존재할 경우 이의 FIFO 메모리 공간을 다른 인터페이스 블럭의 FIFO 메모리로 추가적으로 할당 가능하므로 효율적인 FIFO 메모리 관리가 가능하다.The present invention relates to a bus controller having a common first-in first-out (FIFO) memory. The bus controller having a common FIFO memory of the present invention is a bus controller for controlling a bus between the interface blocks and a bus that is a data path of interface blocks for interfacing peripheral devices, and using a common FIFO memory existing inside the bus controller. Includes a FIFO memory control register for redundant common FIFO memory control for uninterrupted interface blocks. Therefore, when configuring a bus controller system including a bridge circuit using the FIFO memory capable of common control of the present invention, it is possible to efficiently manage the FIFO memory, and if there are some unused interface blocks, Additional allocation to the FIFO memory of other interface blocks allows for efficient FIFO memory management.

Description

Bus controller having common FIFO memory

본 발명은 공통 선입선출(FIFO)메모리를 가지는 버스 컨트롤러에 관한 것으로, 보다 상세하게는 공통제어가 가능한 FIFO 메모리를 이용하여 브릿지 회로를 포함한 버스 컨트롤러 시스템을 구성하여, FIFO 메모리를 효율적으로 관리할 수 있으며, 일부 사용되지 않는 인터페이스 블럭이 존재할 경우 이의 FIFO 메모리 공간을 다른 인터페이스 블럭의 FIFO 메모리로 추가적으로 할당 가능하므로 효율적인 FIFO 메모리 관리가 가능한 버스 컨트롤러에 관한 것이다.The present invention relates to a bus controller having a common first-in first-out (FIFO) memory, and more particularly, to configure a bus controller system including a bridge circuit using a FIFO memory capable of common control, thereby efficiently managing the FIFO memory. The present invention relates to a bus controller that can efficiently manage FIFO memory because some unused interface blocks can be additionally allocated to FIFO memory of other interface blocks.

도 1은 종래의 인터페이스 블록 별로 FIFO 메모리를 구비한 버스 컨트롤러 시스템을 도시한 블록도이다. 도 1에 도시한 바와 같이, 종래의 버스 컨트롤러 시스템은 연산 및 제어 등을 담당하는 주 프로세서(30)와 PCI 장치들(40, 42), 메모리 장치(60), ASIC(50) 등 주변 장치와의 연결이 가능한 브릿지 회로(10)를 통하여 주변 장치들을 제어하고 있다. 브릿지 회로(10) 내부에는 싱글 혹은 멀티 레이어로 구성된 버스와, 상기 버스 상의 데이터 흐름을 제어하기 위한 버스 제어를 담당하는 버스 컨트롤러(20)와, 각각의 주변 장치들과의 인터페이스를 위한 블럭들(12, 14, 16, 18)을 포함하며, 인터페이스블럭들은 각각 원활한 데이터 흐름을 위한 FIFO 메모리(121, 141, 142, 161, 181)를 갖는 구조로 구성 되어 있다.1 is a block diagram illustrating a bus controller system having a FIFO memory for each conventional interface block. As shown in FIG. 1, a conventional bus controller system includes peripheral devices such as a main processor 30 and PCI devices 40 and 42, a memory device 60, and an ASIC 50, which are in charge of operation and control. The peripheral devices are controlled through the bridge circuit 10, which can be connected to. Inside the bridge circuit 10, a bus composed of a single or multiple layers, a bus controller 20 for controlling a bus for controlling data flow on the bus, and blocks for interfacing with respective peripheral devices ( 12, 14, 16, and 18, and the interface blocks each have a structure having FIFO memories 121, 141, 142, 161, and 181 for smooth data flow.

상술한 특정 시스템의 구성에서는 각각의 주변장치(프로세서, PCI 장치들, 메모리, ASIC회로 등)를 인터페이스 하기 위한 블럭들(12, 14, 16, 18)과 이들의 데이터 경로인 버스(싱글 혹은 멀티 레이어)상의 데이터를 제어하기 위한 버스컨트롤러(20) 등은 종종 하나의 브릿지 회로(10)로 집적되어 사용된다. 이 경우 각각의 인터페이스 블럭들은 원활한 데이터의 송수신을 위해서 적절한 크기의 FIFO 메모리를 각각 가지고 있게 된다. In the specific system configuration described above, blocks 12, 14, 16, and 18 for interfacing each peripheral device (processor, PCI devices, memory, ASIC circuit, etc.) and their data paths (single or multi) A bus controller 20 or the like for controlling data on a layer) is often integrated into one bridge circuit 10 and used. In this case, each interface block has an appropriately sized FIFO memory for smooth data transmission and reception.

만일 특정 시스템의 구성상 불필요한 사양으로 일부 인터페이스 블럭이 사용되어지지 않는다면(도 1의 PCI장치1, 2), 사용되지 않은 FIFO 메모리(도 1의 FIFO2 (141), FIFO3(142))는 시스템에 어떠한 용도로도 사용되지 않기 때문에, FIFO 메모리의 사용 효율이 떨어지게 된다.If some interface blocks are not used due to configuration requirements of a particular system (PCI devices 1 and 2 in FIG. 1), unused FIFO memory (FIFO 2 (141) and FIFO 3 (142) in FIG. Since it is not used for any purpose, the usage efficiency of the FIFO memory is reduced.

종래의 기술로서, 한국공개특허1998-056461에는 다수개의 디바이스를 각각 연결하고 있는 상위와, 하위 PCI 버스간에 브릿지를 경유하고 상기 브릿지에는 FIFO형의 메모리형 버퍼가 구성 된것을 특징으로하는 PCI 시스템간의 인터페이스 장치가 개시되어 있으나, 이는 인터페이스블럭내에 FIFO메모리를 갖춘 것에 불과하고, 한국공개특허 1998-013132에는 버스 브리지 회로는 데이터 기록용 선입 선출회로 및 데이터 판독용으로 사용되는 선입선출회로를 갖는것을 특징으로하는 주변 구성 요소 상호 접속 버스를 가진 데이터 처리 및 통신 시스템이 개시되어 있고, 미국특허 6,298,407에는 PCI-PCI 브리지를 포함하는 브리지 장치의 성능을 튜닝하기 위하여 다중-버스컴퓨터 시스템이 애플리케이션 및 브리지 큐 크기에 비추어 튜닝되도록한 장치가 개시되어 있으나, 그 어느 것도 버스 컨트롤러의 내부에 FIFO메모리와 FIFO제어레지스터를 구비하고 있지는 않으며, 이와 아울러 사용되지 않는 인터페이스블럭에 대한 여분의 공통 FIFO메모리를 제어하는 개념에 대해서는 가르침이 없다.In the prior art, Korean Patent Laid-Open Publication No. 1998-056461 includes a FIFO-type memory buffer configured in a bridge between an upper and lower PCI buses connecting a plurality of devices, respectively, to the lower PCI bus. Although an interface device is disclosed, this is merely provided with a FIFO memory in the interface block, and Korean Patent Laid-Open Publication No. 1998-013132 is characterized in that a bus bridge circuit has a first-in first-out circuit for data writing and a first-in first-out circuit used for data reading. A data processing and communication system with a peripheral component interconnect bus is disclosed, and US Pat. No. 6,298,407 discloses a multi-bus computer system for application and bridge queue sizes to tune the performance of a bridge device including a PCI-PCI bridge. A device is disclosed which is tuned in the light of the Neither has a FIFO memory and a FIFO control register inside the bus controller, and there is no teaching on the concept of controlling redundant common FIFO memory for unused interface blocks.

본 발명이 이루고자 하는 기술적 과제는 상술한 기존 기술의 단점들을 해소하기 위하여, 공통으로 제어 가능한 FIFO 메모리를 버스 컨트롤러에 포함함으로써 보다 효율적인 FIFO 메모리의 운용이 가능한 버스 컨트롤러를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a bus controller capable of more efficiently operating a FIFO memory by including a commonly controllable FIFO memory in a bus controller in order to solve the above-mentioned disadvantages of the existing technology.

본 발명은 상기한 기술적 과제를 달성하기 위하여, 본 발명의 기본 태양에 따르면, 본 발명은 주변장치들을 인터페이스 하는 인터페이스 블럭들의 데이터 경로인 버스와 상기 인터페이스 블럭들간의 버스 제어를 위한 버스 컨트롤러에 있어서, 상기 버스컨트롤러 내부에 존재하는 공통 FIFO 메모리, 및 사용되지 않는 인터페이스 블럭에 대한 여분의 공통 FIFO 메모리 제어를 위한 FIFO 메모리 제어레지스터를 포함하는 버스 컨트롤러를 제공한다.In accordance with an aspect of the present invention, there is provided a bus controller for controlling a bus between a bus and a data path of interface blocks for interfacing peripheral devices. A bus controller is provided that includes a common FIFO memory residing inside the bus controller and a FIFO memory control register for redundant common FIFO memory control for unused interface blocks.

이하, 본 발명의 실시예들에 대해서 첨부된 도면을 참조하여 보다 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따라 인터페이스 블록들에 대하여 공통 FIFO메모리를 구비한 버스 컨트롤러 시스템을 도시한 블록도이다.2 is a block diagram illustrating a bus controller system with a common FIFO memory for interface blocks in accordance with the present invention.

도 2에 도시한 바와 같이, 본 발명에 의한 버스 컨트롤러 시스템도 도 1에 도시한 종래의 버스 컨트롤러 시스템에서와 같이, 연산 및 제어 등을 담당하는 주 프로세서(30)와 PCI 장치들(40, 42), 메모리 장치(60), ASIC(50) 등 주변 장치와의 연결이 가능한 브릿지 회로(10)를 통하여 주변 장치들을 제어하고 있다. As shown in FIG. 2, the bus controller system according to the present invention also has a main processor 30 and PCI devices 40 and 42 that are in charge of operation and control, as in the conventional bus controller system shown in FIG. 1. ), The peripheral devices are controlled through the bridge circuit 10 that can be connected to the peripheral devices such as the memory device 60 and the ASIC 50.

브릿지 회로(10) 내부에는 싱글 혹은 멀티 레이어로 구성된 버스와, 상기 버스 상의 데이터 흐름을 제어하기 위한 버스 제어를 담당하는 버스 컨트롤러(200)와, 각각의 주변 장치들과의 인터페이스를 위한 블럭들(120, 140, 160, 180)을 포함하고 있다. 그러나, 도 1의 종래의 버스 컨트롤러 시스템과는 달리, 본 발명에 적용되는 인터페이스 블럭들은 각각 원활한 데이터 흐름을 위한 FIFO 메모리(121, 141, 142, 161, 181)를 포함하고 있지 않다. 그 대신에, 본 발명에서는 버스 컨트롤러(200)내에 공통 FIFO 메모리(202)를 포함하도록 구성된다. 또한, 사용되지 않는 인터페이스 블럭에 대한 여분의 공통 FIFO제어를 위한 FIFO 메모리 제어레지스터(204)를 버스 컨트롤러(200)내에 포함한다.Inside the bridge circuit 10, a bus composed of a single or multiple layers, a bus controller 200 for controlling a bus for controlling data flow on the bus, and blocks for interfacing with respective peripheral devices ( 120, 140, 160, 180). However, unlike the conventional bus controller system of FIG. 1, the interface blocks applied to the present invention do not include the FIFO memories 121, 141, 142, 161, and 181 for smooth data flow, respectively. Instead, the present invention is configured to include a common FIFO memory 202 in the bus controller 200. Also included in bus controller 200 is a FIFO memory control register 204 for redundant common FIFO control for unused interface blocks.

도 2를 참조하여 본 발명의 공통 FIFO 메모리(202)와 FIFO 메모리 제어 레지스터(204)를 내부에 구비한 버스 컨트롤러(200)의 동작에 대해서 이하 보다 상세히 설명하기로 한다.Referring to FIG. 2, the operation of the bus controller 200 having the common FIFO memory 202 and the FIFO memory control register 204 therein will be described in more detail below.

본 발명에 적용되는 버스 컨트롤러(200)는 공통 FIFO 메모리(202)와 FIFO 메모리 제어 레지스터(204)를 내부에 구비하여, 인터페이스 블럭들(120, 140, 160, 180)의 데이터 경로인 싱글 혹은 멀티 레이어 버스를 통하여 주변장치들(30, 40, 50, 60)에 데이터를 송수신하고 있다. 주변장치들(30, 40, 50, 60)은 인터페이스 블럭들(120, 140, 160, 180)을 통하여 버스 컨트롤러(200)와 인터페이스되어 있으며, 버스 컨트롤러(200)는 버스와 인터페이스 블럭들간의 버스 제어를 수행하고 있다. 본 발명에서는 버스 컨트롤러(200) 내부에 존재하는 공통FIFO 메모리(202)를 통하여, 각 주변장치들에 필요한 데이터를 송수신 제어하고 있다. 이때, FIFO 메모리 제어레지스터(204)는 사용되지 않는 인터페이스 블럭에 대한 여분의 공통 FIFO 메모리 제어를 위하여 제어데이터를 관리한다.The bus controller 200 according to the present invention includes a common FIFO memory 202 and a FIFO memory control register 204 therein so that single or multiple data paths of the interface blocks 120, 140, 160, and 180 are provided. Data is transmitted to and received from the peripheral devices 30, 40, 50, and 60 through the layer bus. Peripherals 30, 40, 50, 60 are interfaced with bus controller 200 through interface blocks 120, 140, 160, 180, and bus controller 200 is a bus between the bus and the interface blocks. Control is being performed. In the present invention, data required for each peripheral device is transmitted and received through the common FIFO memory 202 existing in the bus controller 200. At this time, the FIFO memory control register 204 manages control data for extra common FIFO memory control for unused interface blocks.

다시 말하면, 본 발명에서는 종래의 브릿지 회로의 각 주변장치의 인터페이스 장치인 인터페이스 블럭내에 사용되던 각각의 FIFO 메모리와 동일한 크기를 갖는 경계가 없는 공통 FIFO 메모리(202)를 버스 컨트롤러(200)의 일부로 포함하고 있다. 이에 따라서, 상기 주변장치들의 인터페이스 역할을 수행하는 브릿지 회로를 통해 인터페이스 가능한 모든 주변장치 인터페이스용의 인터페이스 블럭들이 사용된다면 FIFO 메모리 제어 레지스터(204)를 통해 전체 공통 FIFO메모리(202) 중에서 각각의 인터페이스 블럭이 필요한 만큼의 FIFO메모리를 사용하도록 할 수 있게 된다. 또한, 특정 시스템의 구성상 일부 인터페이스 블럭이 불필요하게 된다면(ex, 도2의 PCI 장치1(40),PCI 장치2(42)) 공통 FIFO 메모리(202)중에서 이들이 사용 가능한 FIFO메모리에 해당하는 만큼의 FIFO공간은 사용되어지지 않게 되며, 이 경우 공통 FIFO메모리 제어 레지스터(204)의 제어를 통해서 남은 FIFO 만큼의 공간을 사용 중인 다른 인터페이스 블럭에 추가적으로 할당한다.In other words, the present invention includes, as part of the bus controller 200, a common FIFO memory 202 having no boundary with the same size as each FIFO memory used in the interface block, which is an interface device of each peripheral device of the conventional bridge circuit. Doing. Accordingly, if interface blocks for all peripheral interfaces that can be interfaced through a bridge circuit serving as an interface of the peripheral devices are used, each interface block of the entire common FIFO memory 202 through the FIFO memory control register 204 is used. This allows you to use as much FIFO memory as you need. In addition, if some interface blocks are unnecessary due to the configuration of a specific system (ex: PCI device 1 40 and PCI device 2 42 of FIG. 2), the number of common FIFO memories 202 corresponding to the available FIFO memories is as much as possible. The FIFO space of the FIFO space is not used. In this case, the remaining FIFO space is additionally allocated to other interface blocks in use through the control of the common FIFO memory control register 204.

전자 회로 시스템에서 버스를 통하여 주변장치로의 원활한 데이터의 송수신을 위해서 각각의 인터페이스 블럭들은 FIFO 메모리 메모리를 필연적으로 가질 수 밖에 없으며, 종래의 방식과 같이 각 인터페이스블럭에 독립적으로 존재하는 FIFO 메모리를 가진 브릿지 회로를 이용한 시스템에서, 특정 시스템의 구성상 일부 사용되지 않는 인터페이스 블럭들이 존재 할 경우, 이 인터페이스 블럭들에 내재된 FIFO 메모리는 하드웨어적인 낭비요인이 된다.In the electronic circuit system, each interface block inevitably has a FIFO memory memory for smooth transmission and reception of data to and from a peripheral device through a bus, and has a FIFO memory independently present in each interface block as in the conventional method. In a system using a bridge circuit, if there are some unused interface blocks in a particular system configuration, the FIFO memory inherent in these interface blocks is a hardware waste.

본 발명에서는 버스 컨트롤러 내부에 공통제어가 가능한 FIFO 메모리를 포함하여 브릿지 회로 시스템을 구성하므로, FIFO 메모리 자원을 효율적으로 관리할 수 있으며, 일부 사용되지 않는 인터페이스 블럭이 존재할 경우 이의 FIFO 메모리 공간을 다른 인터페이스 블럭의 FIFO 메모리로 추가적으로 할당 가능하므로 효율적인 FIFO 메모리 관리가 가능하다..In the present invention, since the bridge circuit system includes a FIFO memory that can be commonly controlled inside the bus controller, it is possible to efficiently manage FIFO memory resources, and if there are some unused interface blocks, the FIFO memory space may be changed to another interface. Additional allocation to the block's FIFO memory allows efficient FIFO memory management.

상술한 바와 같이, 제어 가능한 FIFO 메모리를 버스 컨트롤러 내부에 사용함으로써 보다 효율적인 시스템 운용이 가능하다. 본 발명은 앞서 언급된 브릿지 회로 등과 같과 같은 회로에서 각기 FIFO를 갖는 시스템에서 특정 시스템의 구성시 사용되지 않는 FIFO메모리들의 무효성을 제거하고 사용되지 않는 만큼의 FIFO메모리에 대해서 적절한 제어를 통해 이로 인한 시스템의 효율을 높힐 수 있다.As described above, more efficient system operation is possible by using a controllable FIFO memory inside the bus controller. The present invention eliminates the invalidity of unused FIFO memories in the configuration of a particular system in a system having FIFOs in a circuit such as the bridge circuit mentioned above, and thus enables proper control over as many unused FIFO memories as possible. Can increase the efficiency of the system.

도 1은 종래의 인터페이스 블록 별로 FIFO메모리를 구비한 버스 컨트롤러 시스템을 도시한 블록도이다.1 is a block diagram illustrating a bus controller system having a FIFO memory for each conventional interface block.

도 1은 본 발명에 따라 인터페이스 블록들에 대하여 공통 FIFO메모리를 구비한 버스 컨트롤러 시스템을 도시한 블록도이다.1 is a block diagram illustrating a bus controller system having a common FIFO memory for interface blocks in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

30...처리기, 40...PCI 장치130 ... processor, 40 ... PCI unit1

42...PCI 장치2, 50...ASIC42 ... PCI device 2, 50 ... ASIC

60...SDRAM, 100...브릿지회로60 ... SDRAM, 100 ... bridge circuit

120, 140, 160, 180...인터페이스 블록120, 140, 160, 180 ... interface blocks

200...버스 컨트롤러, 202...공통 FIFO메모리200 ... bus controller, 202 ... common FIFO memory

204...FIFO 메모리 제어 레지스터204 ... FIFO memory control register

Claims

A bus controller for controlling a bus between the interface blocks and a bus that is a data path of interface blocks for interfacing peripherals, comprising: a common FIFO memory present in the bus controller, and an extra common FIFO for an unused interface block. Bus controller with FIFO memory control register for memory control.

The bus controller of claim 1, wherein the bus is a single or multilayer bus.