JP4453271B2

JP4453271B2 - Computer system and memory connection method

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Publication number: JP4453271B2
Application number: JP2003121806A
Authority: JP
Inventors: 悟榊原
Original assignee: Konica Minolta Inc
Current assignee: Konica Minolta Inc
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2010-04-21
Anticipated expiration: 2023-04-25
Also published as: JP2004326543A

Description

【０００１】
【発明の属する技術分野】
本発明は、外部メモリ空間がエリア毎に区分されエリア毎に接続可能なメモリの種類が特定されるＣＰＵ又はＭＰＵを備えるコンピュータシステム及び該システムにおけるメモリの接続方法に関し、特に、ＣＰＵ又はＭＰＵに書き換え可能な論理領域を含むプログラマブル論理回路が接続されてなるコンピュータシステム及び該システムにおけるメモリの接続方法に関する。
【０００２】
【従来の技術】
ＣＰＵにＳＲＡＭ、ＳＤＲＡＭ、ＲＯＭ等のメモリやメモリーカード、Ｉ／Ｏカード等のＰＣカードなどを接続する場合、従来はメモリを接続するＣＰＵバスとは別にＰＣカードを接続するためのＣＰＵバスを設け、インターフェース制御を行うためのＩＣチップを介して上記メモリやＰＣカードを接続する方法が用いられていた。この方法では複数のＣＰＵバスを設けるためにバス構成が複雑になり設計工数が増加するという問題や、ＩＣチップなどの外付け部品が増加するためにコストが増加するといった問題があった。
【０００３】
上記問題に対して、特開平８−３２０８２３号公報には、ＣＰＵの外部バスのアドレス空間を複数のエリアに分割し、各々のエリアに予め特定された各種メモリやＰＣカードを固定的に割り当てると共に、ＣＰＵには、その内部における論理アドレスを外部バスの物理アドレスに変換するメモリ管理ユニットを備える構成が開示されている。このように各々のエリアに各種メモリ及びＰＣカードを割り当てることにより、各種メモリ及びＰＣカードを直接ＣＰＵのバスに接続することができ、バス構成を単純化することができると共に、インターフェース制御を行うためのＩＣチップを設ける必要がなくなるため、システムの構成を簡略化しコストを低減することができる。
【０００４】
【特許文献１】
特開平８−３２０８２３号公報（第３−１７頁、第５図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報記載の技術では、メモリの構成は各エリアに接続可能なメモリの種類に依存してしまい、設計者はメモリ構成を考える際に大きな制約を受けることになる。例えば、図１に示すように、外部メモリ空間をエリア０からエリア６までの７つのエリアに分割し、各々のエリアに各種メモリを割り当てた場合において、所定の処理（例えば、画面処理）を行う際のメインメモリをＳＤＲＡＭで構成しようとすると、図の構成ではエリア２とエリア３の外部メモリ空間しか使用することができない。そのため、使用できるメモリの容量が限られ、処理しようとする画像のサイズが大きい場合や枚数が多い場合にはメモリの容量が不足してしまい、その結果、画像処理ができない場合が生じる。
【０００６】
また、外部メモリ空間に接続された多くのメモリは固定的に接続されているため、一旦接続された後にエリアの割り当てを変更することは難しく、外部メモリ空間を効率的に使用することができず、様々なシステムにフレキシブルに対応することができないという問題がある。
【０００７】
また、外部メモリ空間に接続されるメモリの中には、速度や配置によってはバッファなどのハードウェアの追加が必要となる場合があり、その結果、コンピュータシステムの構成が複雑になり、コストの低減を図ることができないという問題もある。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵやＭＰＵを備えるコンピュータシステムにおいて、エリア毎に接続できるメモリにとらわれずに、各種のメモリを直接ＣＰＵバスに接続し、外部メモリ空間を効率的に使用でき、システム及びメモリ構成のフレキシブル性を高めることができるコンピュータシステム及び該システムにおけるメモリの接続方法を提供することにある。
【０００９】
また、本発明の他の目的は、メモリ接続によって発生する追加ハードウェアを減らすことによりシステムの構成の簡略化し、低コスト化を実現することができるコンピュータシステム及び該システムにおけるメモリの接続方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明のコンピュータシステムは、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムであって、前記１以上のメモリの少なくとも一部は、前記プログラマブル論理回路を介して前記演算処理部に接続され、前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、演算処理領域と、前記一部のメモリとのアクセスを可能とし前記一部のメモリを前記演算処理領域と接続するための第２のインターフェース回路とを設け、前記一部のメモリは、前記外部メモリ空間の所定のエリアが割り当てから切り離し可能とされているものである。
【００１１】
また、本発明のコンピュータシステムは、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムであって、前記１以上のメモリの少なくとも一部は、前記プログラマブル論理回路を介して前記演算処理部に接続され、前記一部のメモリには、前記外部メモリ空間の所定のエリアが割り当て可能とされているとともに、前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、前記一部のメモリとのアクセスを可能とする第２のインターフェース回路と、前記第１のインターフェース回路と前記第２のインターフェース回路との間の信号変換を行うインターフェース変換回路と、を含むインターフェース手段を備え、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に構成される前記インターフェース手段が変更され、前記一部のメモリは、前記演算処理部からのアクセスが可能な状態、又は、前記演算処理部から切り離された状態のいずれかに切り替え可能とされるものである。
【００１２】
また、本発明のコンピュータシステムは、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムであって、前記１以上のメモリの少なくとも一部は、前記プログラマブル論理回路を介して前記演算処理部に接続され、前記一部のメモリには、前記外部メモリ空間の所定のエリアが割り当て可能とされているとともに、前記演算処理部と前記１以上のメモリとを少なくとも有するシステムを複数備え、前記複数のシステムは前記プログラマブル論理回路を介して接続され、前記プログラマブル論理回路は、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当てられ、前記プログラマブル論理回路が前記複数のシステムで共有されるものである。
【００１３】
本発明のメモリの接続方法は、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムにおけるメモリの接続方法であって、前記１以上のメモリの少なくとも一部を、前記プログラマブル論理回路を介して前記演算処理部に接続し、前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、演算処理領域と、前記一部のメモリとのアクセスを可能とし前記一部のメモリを前記演算処理領域と接続するための第２のインターフェース回路とを設け、前記一部のメモリを、前記外部メモリ空間の所定のエリアの割り当てから切り離し可能とするものである。
【００１４】
また、本発明のメモリの接続方法は、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムにおけるメモリの接続方法であって、前記１以上のメモリの少なくとも一部を、前記プログラマブル論理回路を介して前記演算処理部に接続し、前記一部のメモリを、前記外部メモリ空間の所定のエリアに割り当てるとともに、前記プログラマブル論理回路に、前記演算処理部とのアクセスを可能とする第１のインターフェース回路と、前記一部のメモリとのアクセスを可能とする第２のインターフェース回路と、前記第１のインターフェース回路と前記第２のインターフェース回路との間の信号変換を行うインターフェース変換回路と、を含むインターフェース手段を設け、前記演算処理部が、前記一部のメモリにアクセスする際に、前記インターフェース変換回路で前記一部のメモリに適した信号に変換し、前記第２のインターフェース回路で前記一部のメモリに対してアクセスを可能とし、前記コンピュータシステムで実行される処理に応じて、前記プログラマブル論理回路に構成する前記インターフェース手段を変更し、前記一部のメモリを、前記演算処理部からのアクセス可能な状態、又は、前記演算処理部から切り離された状態のいずれかに切り替えるものである。
【００１５】
また、本発明のメモリの接続方法は、外部メモリ空間がエリア毎に区分され、前記エリア毎に接続可能なメモリの種類が特定されてなる演算処理部と、１以上のメモリと、書き換え可能な論理領域を備えるプログラマブル論理回路とを少なくとも備えるコンピュータシステムにおけるメモリの接続方法であって、前記１以上のメモリの少なくとも一部を、前記プログラマブル論理回路を介して前記演算処理部に接続し、前記一部のメモリを、前記外部メモリ空間の所定のエリアに割り当てるとともに、前記演算処理部と前記１以上のメモリとを少なくとも有するシステムを複数備え、前記複数のシステムは前記プログラマブル論理回路を介して接続される構成において、前記プログラマブル論理回路を、前記複数のシステムの各々における前記演算処理部の外部メモリ空間に割り当て、前記プログラマブル論理回路を前記複数のシステムで共有するものである。
【００１６】
このように、本発明は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリが特定されているＣＰＵ又はＭＰＵ等の演算処理部のＣＰＵバスにプログラマブル論理回路を接続し、かつ、１以上のメモリの少なくとも一部をプログラマブル論理回路を介して接続するものであり、プログラマブル論理回路に、第１のインターフェース回路、第２のインターフェース回路、インターフェース変換回路、必要に応じて、メモリの切り替え制御やタイミング制御を行うコントローラなどを構成することにより、プログラマブル論理回路を１つのメモリとして利用するのみならず、任意の種類のメモリを接続するための手段として利用することが可能となる。
【００１７】
これにより、設計者がメモリ構成を考える際の制約を少なくすることができ、コンピュータシステムのフレキシブル性を高めることができる。また、処理に応じてプログラマブル論理回路に構成する回路を書き換えることにより、外部メモリ空間を効率的に使用することができ、メモリに応じて必要となる回路をハードウェアとして追加する必要がなくなるため、コンピュータシステムの構成を簡略化し、コスト低減を図ることができる。
【００１８】
【発明の実施の形態】
従来技術で示したように、特開平８−３２０８２３号公報記載の方法を用いることにより各種メモリを直接ＣＰＵバスに接続することができるが、各々のメモリが固定的に外部メモリ空間のエリアに割り当てられる構成では、メモリ構成上の制約が大きいと共に、外部メモリ空間を効率的に利用することができず、様々なシステムにフレキシブルに対応することができない。また、メモリによってはバッファ等のハードウェアの追加が必要な場合もあり、コンピュータシステムの構成が複雑になり低コスト化を図ることができない。
【００１９】
一方、近年、ＦＰＧＡ（field Programmable Gate Array）やＰＬＤ（Programmable logic device）等の書き換え可能な論理領域を備えるデバイス（以下、これらを総称してプログラマブル論理回路と呼ぶ。）の開発が行われている。このプログラマブル論理回路の基本単位は、組み合わせ論理を実現するＬＵＴ（LookUp Table）と、順序論理を実現するレジスタで構築された論理セルである。このプログラマブル論理回路内にはＳＲＡＭが存在し、プログラマブル論理回路の各論理セルがどのように動作するかを記述した回路データが格納される。このプログラマブル論理回路では、書き換え可能な論理領域の回路データを適宜書き換えることができることから様々な処理を実現することができる。
【００２０】
そこで、本発明では、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵ又はＭＰＵ（以下、ＣＰＵとして記述する。）を備えるコンピュータシステムにプログラマブル論理回路を組み込むことによって上記問題の解決を図っている。具体的には、ＣＰＵバスにプログラマブル論理回路を接続し、プログラマブル論理回路内部にインターフェース回路やインターフェース変換回路、コントローラ等を構成することにより、エリア毎に特定される種類と異なる種類のメモリを接続し、ＣＰＵで制御することが可能となる。
【００２１】
これにより、メモリ構成上の制約を減らして設計を容易にすると共に、外部メモリ空間を効率的に使用し、フレキシブル性の高いコンピュータシステムを実現することができる。また、メモリを接続するために必要な回路をプログラマブル論理回路内に構成することができるため、追加ハードウェアを減らして低コスト化を実現することができる。
【００２２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。
【００２３】
［実施例１］
まず、本発明の第１の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図１乃至図３及び図９を参照して説明する。図１は、外部メモリ空間のエリアの構成及びエリア毎に割り当てられるメモリの種類を示す図であり、図２は、第１の実施例に係るコンピュータシステムの構成を示す図である。また、図３は、プログラマブル論理回路の構成を示す図であり、図９は、従来のコンピュータシステムの構成を示す図である。
【００２４】
本発明は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されているＣＰＵとＣＰＵバスに接続されるプログラマブル論理回路とプログラマブル論理回路を介して接続される１以上のメモリとを少なくとも備える構成であればよいが、以下では説明を容易にするために、図１及び図２に示すような構成を例にして説明する。なお、図の構成は例示であり、外部メモリ空間のエリアの区分数、各々のエリアに接続可能なメモリの種類、各々のメモリの配置等は任意に設定することができる。
【００２５】
例えば、図１に示すように、ＣＰＵの外部メモリ空間は、エリア０からエリア６の７つのエリアに分割され、それぞれのエリアには図に示すような種類のメモリが接続可能であるとする。上記エリア中、エリア２とエリア３にはメインメモリとなるＳＤＲＡＭを使用し、エリア０にはプログラマブル論理回路２のコンフィグレーションデータもしくはブートプログラムを格納するためにバーストＲＯＭを使用する。また、プログラマブル論理回路２はＳＲＡＭインターフェースでアクセスするとし、エリア４が割り当てられているとする。また、ＣＦ（コンパクトフラッシュ（登録商標））は、ＯＳもしくはプログラマブル論理回路２のコンフィグレーションデータを有するメモリとして使用するとする。
【００２６】
ここで、図９に示すような従来のＣＰＵバス４の構成では、エリア２及びエリア３以外のエリアでは、ＣＰＵ３の外部メモリ空間がＳＤＲＡＭに対応していないため、ＳＤＲＡＭを接続することは困難であり、また、各々のメモリはＣＰＵバス４と固定的に繋がっている場合が多いため、処理に応じて外部メモリ空間を効率的に使用することができず、様々なシステムにフレキシブルに対応することはできなかった。
【００２７】
そこで、本発明では図２に示すように各々のメモリを配置する。具体的には、エリア２及びエリア３にはＳＤＲＡＭ６、７を使用し、エリア０にはＲＯＭ９を使用すると共に、エリア４のプログラマブル論理回路２を介して、ＳＤＲＡＭ５、８、ＣＦ１０を接続する。この場合、空いている外部メモリ空間はエリア１、エリア５及びエリア６であり、ＣＦ１０にはプログラマブル論理回路２を介してエリア５を割り当て、ＳＤＲＡＭ５、８には、空いているメモリ空間のエリア１及びエリア６を割り当てアクセスする。
【００２８】
上記構成において、ＣＦ１０のように外部メモリ空間と対応したメモリの場合には、プログラマブル論理回路２を介して直接接続することができる。これに対して、ＣＰＵ３の外部メモリ空間のエリア１とエリア６はＳＤＲＡＭに対応していないため、このままではプログラマブル論理回路２を介して割り当てたＳＤＲＡＭ５、８にアクセスすることができない。そこで、プログラマブル論理回路２内にＳＤＲＡＭと接続するためのインターフェース手段を設ける。
【００２９】
具体的には、図３に示すように、プログラマブル論理回路２の書き換え可能な論理領域に、ＳＲＡＭメモリや演算処理部として使用する領域（ここではメモリ領域２ａ）と、ＳＲＡＭのアクセスを受けるＳＲＡＭインターフェース回路２ｂと、プログラマブル論理回路２を介して接続されているメモリ（ここではＳＤＲＡＭ５又は８）と接続するためのＳＤＲＡＭインターフェース回路２ｃと、ＣＰＵ３からの信号（例えば、エリア５をＳＲＡＭとして認識している場合はＳＲＡＭに適合した信号）をプログラマブル論理回路２を介して接続されているメモリに適した信号（ここではＳＤＲＡＭに適した信号）に変換するためのインターフェース変換回路２ｄと、必要に応じて、使用するメモリの切り替え制御を行うコントローラ２ｅ、使用するメモリによってはウェイトコントロールやメモリコントローラ等を設ける。
【００３０】
このようなインターフェース手段を設けることにより、ＣＰＵ３に対して、エリア１もしくはエリア６には外部メモリ空間で特定されるメモリが擬似的に接続されているように見せる（ここではＳＲＡＭに接続しているように見せる）ことができ、ＣＰＵ３はＳＲＡＭにアクセスするが、実際はＳＤＲＡＭへアクセスすることになる。
【００３１】
従って、外部メモリ空間の各々のエリアに対して接続できるメモリの種類が固定的に割り当てられているシステムであっても、他の種類のメモリを利用することができ、メモリ構成の設計を容易にすると共に、外部メモリ空間を効率的に使用することができ、フレキシブル性の高いコンピュータシステム１を提供することができる。
【００３２】
また、プログラマブル論理回路２を介してメモリを接続することで、メモリに種類によって必要となるバッファなどのハードウェアをプログラマブル論理回路２内で実現することができ、追加ハードウェアを減らすことによりコンピュータシステムの構成を簡略化しコスト低減を図ることができる。
【００３３】
なお、上記説明では、エリア１と６にＳＤＲＡＭ５又は８を接続する場合について示したが、エリアで対応している種類のメモリ（例えば、ＳＲＡＭ）を接続する構成としてもよい。その場合は、ＳＤＲＡＭインターフェース回路２ｃやインターフェース変換回路２ｄを設ける必要はない。また、エリアで対応していない他の種類のメモリを使用する場合は、その種類に応じたインターフェース回路やインターフェース変換回路を設ければよい。更に、エリア１とエリア６に異なる種類のメモリ（例えば、エリア１にＳＤＲＡＭ、エリア６にＤＲＡＭ）を接続することも可能であり、その場合は、プログラマブル論理回路２にインターフェース回路やインターフェース変換回路を複数組設けてコントローラ２ｅで切り替え制御を行えばよい。
【００３４】
［実施例２］
次に、本発明の第２の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図４を参照して説明する。図４は、第２の実施例に係るコンピュータシステムの構成を示す図であり、ＣＦのデータのロード前後における構成の違いを説明する図である。
【００３５】
前記した第１の実施例では、空いている外部メモリ空間のエリアにエリアの数分のメモリを割り当てる場合について説明したが、空いている外部メモリ空間のエリアが少ない場合にはメモリを割り当てることができない場合も考えられる。そこで、本実施例では外部メモリ空間のエリアを複数のメモリで共有することによりこの問題を解決している。
【００３６】
例えば、第１の実施例と同様に、エリア２及びエリア３にＳＤＲＡＭ６、７を接続し、エリア０にＲＯＭ９を接続し、エリア４のプログラマブル論理回路２を介してＳＤＲＡＭ５、８とＣＦ１０とを接続する場合を考える。ここで、ＣＦ１０にエリア５が割り当てられているとすると、空いている外部メモリ空間は、エリア１とエリア６となり、エリア１が他のメモリの接続に使用されていたとすると、エリア６のみ空いていることになり、接続するメモリに比べて空いている外部メモリ空間のエリアが少なくなる。このような場合でもＳＤＲＡＭ５、８を接続できるようにするために、使用頻度の少ないメモリに割り当てられた外部メモリ空間のエリアを共有する。
【００３７】
具体的には、エリア５に接続されているＣＦ１０には、通常、ＯＳとプログラマブル論理回路２のコンフィグレーションデータが格納されており、データをロードした後、ＣＦ１０に対してほとんどアクセスされないシステムにおいては、このＣＦ１０の外部メモリ空間を共有化空間として使用することができる。例えば、ＣＦ１０のデータをロードする前は、図４（ａ）に示すように、ＣＦ１０に対してエリア５を割り当てておき、ＣＦ１０からデータをロードした後は、図４（ｂ）に示すようにエリア５の割り当てをＳＤＲＡＭ５に変更し、さらにもう一方のＳＤＲＡＭ８には空いているエリア６を割り当てるようにメモリ構成を変更する。
【００３８】
このように、メモリの使用頻度などを参照してエリアに割り当てるメモリを適宜変更することにより、外部メモリ空間を効率的に使用することができ、外部メモリ空間のエリア区分数に制限されずに多数のメモリを接続することができ、様々なシステムにフレキシブルに対応することが可能となる。
【００３９】
なお、図４（ａ）の状態ではプログラマブル論理回路２にＳＤＲＡＭインターフェース２ｃやインターフェース変換回路２ｄは構成されている必要はなく、ＣＦ１０のコンフィグレーションデータにより、接続しようとするメモリに対応したインターフェース回路を構成すればよい。また、ここでは１つのエリアを共有する場合について説明したが、複数のエリアを共有化する場合も同様の方法で実現することができる。
【００４０】
［実施例３］
次に、本発明の第３の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図５及び図６を参照して説明する。図５及び図６は、第３の実施例に係るコンピュータシステムの構成を示す図であり、処理に応じてメモリの接続状態を変更する例を示す図である。
【００４１】
前記した第１及び第２の実施例では、プログラマブル論理回路２を介して接続されているメモリ（ＳＤＲＡＭ５、８、ＣＦ１０）をＣＰＵ３で使用する構成としたが、プログラマブル論理回路２内に所定の処理を行う演算処理領域を設けた場合に、これらのメモリをＣＰＵ３の外部メモリ空間に接続せずに、プログラマブル論理回路２で利用することもできる。
【００４２】
具体的には、第１の実施例もしくは第２の実施例を用いて構成しているシステムにおいては、図５に示すように、プログラマブル論理回路２を介して接続されているメモリは、プログラマブル論理回路２内のＳＤＲＡＭインターフェース回路２ｃ、インターフェース変換回路２ｄ、必要に応じてコントローラ２ｅを用いてＣＰＵ３の外部メモリ空間に接続され、ＣＰＵ３からアクセスできるようになっている。一方、図６に示すように、プログラマブル論理回路２内に、ＣＰＵ３と接続するためのＳＲＡＭインターフェース回路２ａとコントローラ２ｆ、及び、ＳＤＲＡＭ５、８と接続するためのＳＤＲＡＭインターフェース回路２ｃとコントローラ２ｅを構成すれば、プログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間とは別のメモリとして扱うことができるようになる。
【００４３】
例えば、画像処理システムなどの大量のデータを処理する場合などは、図５に示すようにプログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間に接続してＣＰＵ３から自由にアクセスできるように構成し、データを高速に処理したい場合には、図６に示すようにプログラマブル論理回路２を介して接続されているメモリをＣＰＵ３の外部メモリ空間から切り離してＣＰＵ３から独立させることで、ＣＰＵ３と外部メモリ空間上のメモリ（ここでは、ＳＤＲＡＭ６、７、ＲＯＭ９）との高速処理と、プログラマブル論理回路２とプログラマブル論理回路２に接続されているメモリ（ここでは、ＳＤＲＡＭ５、８）との高速処理とを並列で行うことができ、処理能力を向上させることもできる。このプログラマブル論理回路２内の論理回路の変更は、コンピュータシステム１の起動時、動作時に関係なくできるため、コンピュータシステム１の処理に応じてどちらの構成とするかを適宜変更することができる。
【００４４】
このように、プログラマブル論理回路に構成するインターフェース回路を変更することで、プログラマブル論理回路を介して接続されているメモリをＣＰＵに接続したり切り離したりできるため、処理に応じた最適なコンピュータシステムを構築することができ、フレキシブル性を高めることができる。なお、上記説明では、プログラマブル論理回路２に接続されたメモリを一括してＣＰＵ３に接続したり切り離す構成としたが、上記メモリの一部をＣＰＵ３から切り離す構成とすることもできる。
【００４５】
［実施例４］
次に、本発明の第４の実施例に係るコンピュータシステム及び該システムにおけるメモリの接続方法について、図７及び図８を参照して説明する。図７は、第４の実施例に係るコンピュータシステムの構成を示す図であり、図８は、コンピュータシステムの他の構成を示す図である。
【００４６】
第１乃至第３の実施例では、ＣＰＵを備える１つのシステムにおけるメモリの接続方法について記載したが、本発明は、各々にＣＰＵを備える２つ以上のシステムにおけるメモリの接続についても同様に適用することができ、２つ以上のシステムでメモリを共有化することにより更にシステム全体のフレキシブル性を高めることができる。
【００４７】
例えば、図７に示すように、ＣＰＵ３ａとＣＰＵバス４ａに接続されるメモリ（ここでは、ＳＤＲＡＭ６ａ、７ａとＲＯＭ９ａ）とからなるシステムＭと、ＣＰＵ３ｂとＣＰＵバス４ｂに接続されるメモリ（ここでは、ＳＤＲＡＭ６ｂ、７ｂとＲＯＭ９ｂ）とからなるシステムＮとがあった場合に、プログラマブル論理回路２をＭ側ＣＰＵバス４ａとＮ側ＣＰＵバス４ｂの双方に接続し、各々のＣＰＵがプログラマブル論理回路２に対して外部メモリ空間の所定のエリア（ここでは、共にエリア４）を割り当てる構成とする。
【００４８】
このような構成とすることにより、プログラマブル論理回路２をそれぞれのシステムに対して共有可能なメモリとして用いることができる。また、プログラマブル論理回路２内に、インターフェース回路やインターフェース変換回路を２組設けることにより、Ｍ側のシステムからは、プログラマブル論理回路２を介して、例えばエリア６としてＳＤＲＡＭ６ｂにアクセスできるようにし、Ｎ側のシステムからは、プログラマブル論理回路２を介して、例えばエリア１としてＳＤＲＡＭ６ａにアクセスできるようにすることができ、各々のシステムのメモリを共有化させることができる。
【００４９】
なお、図ではプログラマブル論理回路２をエリア４に割り当てているが、他のエリアに割り当ててもよい。また、共有化するメモリも図の構成に限定されず、どのメモリでも構わないし、外部メモリ空間のエリア数及び容量内であればいくつであっても良い。
【００５０】
さらに、図８に示すように、プログラマブル論理回路２にＣＰＵに直接接続されていないメモリ１１を接続し、各々のシステムにおける外部メモリ空間のエリア（ここでは、Ｍ側及びＮ側双方のシステムともエリア１）を割り当て、プログラマブル論理回路２内にメモリ１１に対応するインターフェース回路やインターフェース変換回路を設けることにより、メモリ１１を共有化させることが可能である。また、第３の実施例で示したように、コンピュータシステム１で実行する処理に応じて、このメモリ１１を共有化することもできるし、独立させることもできる。
【００５１】
このように、複数のシステムが混在する構成において、プログラマブル論理回路２やそれぞれのシステムのメモリ、ＣＰＵに直接接続されていないメモリ等を共有化することにより、メモリを効率的に利用することができ、データ処理の効率を向上させることもできる。また、共通信号（データ線、アドレス線、制御線）を共有化させることによってコスト削減を図ることもできる。
【００５２】
【発明の効果】
以上説明したように、本発明のコンピュータシステム及び該システムにおけるメモリの接続方法によれば下記記載の効果を奏する。
【００５３】
本発明の第１の効果は、外部メモリ空間がエリア毎に区分され、各々のエリアに接続可能なメモリの種類が特定されるＣＰＵを備えるシステムであっても、システムのメモリ構成を設計する際の制約を少なくできるということである。
【００５４】
その理由は、ＣＰＵのバスにプログラマブル論理回路を接続し、そのプログラマブル論理回路を介して他のメモリを接続する構成とし、プログラマブル論理回路内に、インターフェース回路やインターフェース変換回路、各種コントローラ等を構成することにより、エリア毎に接続できるメモリにとらわれずに各種メモリを接続することができるからである。
【００５５】
また、本発明の第２の効果は、外部メモリ空間を効率的に使用することができ、フレキシブル性の高いコンピュータシステムを提供することができるということである。
【００５６】
その理由は、プログラマブル論理回路内に構成するインターフェース回路等を適宜変更することにより、使用していない外部メモリ空間もしくは使用頻度の低い外部メモリ空間をメモリ容量拡張用に用いたり、プログラマブル論理回路に接続されるメモリを、ＣＰＵの外部メモリとして使用したり、ＣＰＵとは別に独立したメモリとして使用する等の変更を行うことができるからである。
【００５７】
また、本発明の第３の効果は、コンピュータシステムの低コスト化を図ることができるということである。
【００５８】
その理由は、メモリの種類や配置場所によっては、ハードウェアの追加が必要となるが、プログラマブル論理回路内で容易に追加ハードウェアを実現することができるからである。また、複数のシステムが混在する構成において、メモリを共有化したり、信号線を共通化する等により、コンピュータシステムの構成を簡略化することができるからである。
【００５９】
そして、メモリの外部メモリ空間への接続による共有性とメモリの独立性の両方をもつシステムを実現することができ、高速な処理を実現することができるようになる。
【図面の簡単な説明】
【図１】本発明のメモリ空間の構成を示す図である。
【図２】本発明の第１の実施例に係るコンピュータシステムの構成を示す図である。
【図３】本発明の第１の実施例に係るプログラマブル論理回路の構成を示す図である。
【図４】本発明の第２の実施例に係るコンピュータシステムの構成を示す図である。
【図５】本発明の第３の実施例に係るコンピュータシステムの構成を示す図である。
【図６】本発明の第３の実施例に係るコンピュータシステムの構成を示す図である。
【図７】本発明の第４の実施例に係るコンピュータシステムの構成を示す図である。
【図８】本発明の第４の実施例に係るコンピュータシステムの他の構成を示す図である。
【図９】従来のコンピュータシステムの構成を示す図である。
【符号の説明】
１コンピュータシステム
２プログラマブル論理回路
２ａＳＲＡＭメモリ領域又は演算処理領域
２ｂＳＲＡＭインターフェース回路
２ｃＳＤＲＡＭインターフェース回路
２ｄインターフェース変換回路
２ｅ、２ｆコントローラ
３、３ａ、３ｂＣＰＵ
４、４ａ、４ｂＣＰＵバス
５、５ａ、５ｂＳＤＲＡＭ（エリア１）
６、６ａ、６ｂＳＤＲＡＭ（エリア２）
７、７ａ、７ｂＳＤＲＡＭ（エリア３）
８、８ａ、８ｂＳＤＲＡＭ（エリア６）
９、９ａ、９ｂＲＯＭ（エリア０）
１０ＣＦ（エリア５）
１１メモリ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a computer system including a CPU or MPU in which an external memory space is divided for each area and the type of memory that can be connected to each area is specified, and a memory connection method in the system. The present invention relates to a computer system to which a programmable logic circuit including a possible logic area is connected, and a memory connection method in the system.
[0002]
[Prior art]
When connecting a memory such as SRAM, SDRAM or ROM, or a PC card such as a memory card or I / O card to the CPU, a CPU bus for connecting a PC card has been provided in addition to the CPU bus for connecting the memory. A method of connecting the memory and the PC card via an IC chip for performing interface control has been used. In this method, there are problems that the bus configuration becomes complicated due to the provision of a plurality of CPU buses and the design man-hours increase, and the cost increases because the number of external parts such as IC chips increases.
[0003]
To solve the above problem, Japanese Patent Laid-Open No. 8-320823 discloses that the address space of the external bus of the CPU is divided into a plurality of areas, and various memories and PC cards specified in advance are assigned to each area in a fixed manner. The CPU includes a configuration including a memory management unit that converts a logical address therein to a physical address of an external bus. By assigning various memories and PC cards to each area in this way, the various memories and PC cards can be directly connected to the CPU bus, the bus configuration can be simplified, and interface control can be performed. Therefore, the system configuration can be simplified and the cost can be reduced.
[0004]
[Patent Document 1]
JP-A-8-320823 (page 3-17, FIG. 5)
[0005]
[Problems to be solved by the invention]
However, in the technique described in the above publication, the memory configuration depends on the type of memory that can be connected to each area, and the designer is greatly restricted when considering the memory configuration. For example, as shown in FIG. 1, when the external memory space is divided into seven areas from area 0 to area 6 and various memories are assigned to each area, predetermined processing (for example, screen processing) is performed. If the main memory is configured with SDRAM, only the external memory spaces of area 2 and area 3 can be used in the configuration shown in the figure. Therefore, the memory capacity that can be used is limited, and when the size of the image to be processed is large or the number of images is large, the memory capacity is insufficient, and as a result, image processing may not be performed.
[0006]
In addition, since many memories connected to the external memory space are fixedly connected, it is difficult to change the allocation of the area after being connected once, and the external memory space cannot be used efficiently. There is a problem that it is not possible to flexibly cope with various systems.
[0007]
In addition, some memory connected to the external memory space may require additional hardware such as buffers depending on the speed and layout, resulting in a complicated computer system configuration and cost reduction. There is also a problem that it cannot be achieved.
[0008]
The present invention has been made in view of the above problems, and its main purpose is to provide a CPU or MPU in which the external memory space is divided into areas and the types of memory that can be connected to each area are specified. A computer system that can connect various memories directly to a CPU bus without using a memory that can be connected for each area, can efficiently use an external memory space, and can increase the flexibility of the system and the memory configuration. It is an object to provide a system and a memory connection method in the system.
[0009]
Another object of the present invention is to provide a computer system capable of simplifying the system configuration and reducing the cost by reducing the additional hardware generated by the memory connection, and a memory connection method in the system. There is to do.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the computer system of the present invention includes an arithmetic processing unit in which an external memory space is divided for each area, and a type of memory that can be connected for each area is specified, one or more memories, A computer system including at least a programmable logic circuit including a rewritable logic area, wherein at least a part of the one or more memories are connected to the arithmetic processing unit via the programmable logic circuit; The programmable logic circuit can be accessed with a first interface circuit that enables access to the arithmetic processing unit, an arithmetic processing region, and the partial memory, and the partial memory can be accessed with the arithmetic processing region. A second interface circuit for connecting to The part of the memory is allocated by a predetermined area of the external memory space Separable from It is what has been.
[0011]
Also, The present invention Computer system Is The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. In the computer system, at least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit, and a predetermined area of the external memory space is allocated to the part of the memories. A first interface circuit that allows access to the arithmetic processing unit to the programmable logic circuit, and a second interface circuit that allows access to the partial memory, An input that performs signal conversion between the first interface circuit and the second interface circuit. An interface means including an interface conversion circuit, and the interface means configured in the programmable logic circuit is changed in accordance with processing executed in the computer system, and the partial memory includes the arithmetic processing unit. Can be switched to either a state in which access from the device can be performed or a state in which it is disconnected from the arithmetic processing unit. The
[0012]
In addition, the present invention Computer system Is The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. In the computer system, at least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit, and a predetermined area of the external memory space is allocated to the part of the memories. A plurality of systems including at least the arithmetic processing unit and the one or more memories, wherein the plurality of systems are connected via the programmable logic circuit, and the programmable logic circuit includes the plurality of systems. Assigned to an external memory space of the arithmetic processing unit in each of the systems, Der which Maburu logic circuit is shared by the plurality of systems The
[0013]
The present invention Memory connection method Is The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A memory connection method in a computer system, wherein at least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit, and the programmable logic circuit is accessed with the arithmetic processing unit. A first interface circuit that enables the calculation processing area, and a second interface circuit that enables access to the partial memory and connects the partial memory to the calculation processing area. The part of memory can be separated from allocation of a predetermined area of the external memory space. Der The
[0014]
Also , The present invention Memory connection method Is The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A memory connection method in a computer system, wherein at least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit, and the part of the memory is connected to a predetermined part of the external memory space. A first interface circuit that allows access to the arithmetic processing unit, a second interface circuit that allows access to the partial memory, and Signal conversion between the first interface circuit and the second interface circuit is performed. Interface means including an interface conversion circuit, and when the arithmetic processing unit accesses the part of the memory, the interface conversion circuit converts the signal into a signal suitable for the part of the memory. The interface circuit enables access to the part of the memory, and changes the interface means configured in the programmable logic circuit according to processing executed by the computer system, The state is switched to either an accessible state from the arithmetic processing unit or a state disconnected from the arithmetic processing unit. The
[0015]
Further, according to the memory connection method of the present invention, the external memory space is divided for each area, and the type of memory that can be connected for each area is specified, and one or more memories can be rewritten. A memory connection method in a computer system including at least a programmable logic circuit including a logic area, wherein at least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit, A portion of memory is allocated to a predetermined area of the external memory space And a plurality of systems having at least the arithmetic processing unit and the one or more memories, wherein the plurality of systems are connected via the programmable logic circuit, and the programmable logic circuit is connected to the plurality of systems. The programmable logic circuit is shared by the plurality of systems by allocating to an external memory space of the arithmetic processing unit in each Is.
[0016]
As described above, the present invention connects a programmable logic circuit to a CPU bus of an arithmetic processing unit such as a CPU or MPU in which an external memory space is divided into areas and a memory that can be connected to each area is specified. In addition, at least a part of one or more memories is connected via a programmable logic circuit. The programmable logic circuit includes a first interface circuit, a second interface circuit, an interface conversion circuit, and a memory as necessary. By configuring a controller for performing switching control and timing control, the programmable logic circuit can be used not only as one memory but also as a means for connecting any kind of memory.
[0017]
As a result, it is possible to reduce the restrictions when the designer considers the memory configuration, and to increase the flexibility of the computer system. In addition, by rewriting the circuit configured in the programmable logic circuit according to the processing, the external memory space can be used efficiently, and it is not necessary to add a circuit required according to the memory as hardware, The configuration of the computer system can be simplified and the cost can be reduced.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
As shown in the prior art, various memories can be directly connected to the CPU bus by using the method described in JP-A-8-320823, but each memory is fixedly allocated to an area of the external memory space. In such a configuration, restrictions on the memory configuration are large, the external memory space cannot be used efficiently, and various systems cannot be flexibly supported. In addition, depending on the memory, it may be necessary to add hardware such as a buffer, so that the configuration of the computer system becomes complicated and cost reduction cannot be achieved.
[0019]
On the other hand, in recent years, devices having a rewritable logic area such as a field programmable gate array (FPGA) and a programmable logic device (PLD) (hereinafter collectively referred to as a programmable logic circuit) have been developed. . The basic unit of this programmable logic circuit is a logic cell constructed by a LUT (Look Up Table) that realizes combinational logic and a register that realizes sequential logic. An SRAM is present in the programmable logic circuit, and circuit data describing how each logic cell of the programmable logic circuit operates is stored. In this programmable logic circuit, circuit data in a rewritable logic area can be rewritten as appropriate, so that various processes can be realized.
[0020]
Therefore, according to the present invention, a programmable logic circuit is provided in a computer system including a CPU or MPU (hereinafter referred to as a CPU) in which an external memory space is divided for each area and the type of memory that can be connected to each area is specified. The above problem is solved by incorporating. Specifically, by connecting a programmable logic circuit to the CPU bus and configuring an interface circuit, interface conversion circuit, controller, etc. inside the programmable logic circuit, a different type of memory from the type specified for each area is connected. It becomes possible to control with the CPU.
[0021]
As a result, it is possible to reduce the restrictions on the memory configuration and facilitate the design, and to efficiently use the external memory space to realize a highly flexible computer system. In addition, since a circuit necessary for connecting the memory can be configured in the programmable logic circuit, the cost can be reduced by reducing the additional hardware.
[0022]
【Example】
In order to describe the above-described embodiment of the present invention in more detail, examples of the present invention will be described with reference to the drawings.
[0023]
[Example 1]
First, a computer system according to a first embodiment of the present invention and a memory connection method in the system will be described with reference to FIGS. 1 to 3 and FIG. FIG. 1 is a diagram showing the configuration of areas in the external memory space and the types of memory allocated to each area, and FIG. 2 is a diagram showing the configuration of a computer system according to the first embodiment. FIG. 3 is a diagram showing a configuration of a programmable logic circuit, and FIG. 9 is a diagram showing a configuration of a conventional computer system.
[0024]
In the present invention, the external memory space is divided into areas, and the types of memories that can be connected to each area are specified. The CPU is connected to the programmable logic circuit connected to the CPU bus and the programmable logic circuit. A configuration including at least one or more memories may be used. However, in order to facilitate description, the configuration illustrated in FIGS. 1 and 2 will be described as an example. Note that the configuration in the figure is an example, and the number of areas in the external memory space, the types of memory that can be connected to each area, the arrangement of each memory, and the like can be arbitrarily set.
[0025]
For example, as shown in FIG. 1, it is assumed that the external memory space of the CPU is divided into seven areas, area 0 to area 6, and a memory of the type shown in the figure can be connected to each area. Among the above areas, SDRAMs serving as main memories are used in areas 2 and 3, and burst ROM is used in area 0 in order to store configuration data or a boot program of the programmable logic circuit 2. Further, it is assumed that the programmable logic circuit 2 is accessed through the SRAM interface, and the area 4 is allocated. The CF (Compact Flash (registered trademark)) is assumed to be used as a memory having configuration data of the OS or the programmable logic circuit 2.
[0026]
Here, in the configuration of the conventional CPU bus 4 as shown in FIG. 9, since the external memory space of the CPU 3 does not correspond to the SDRAM in the areas other than the areas 2 and 3, it is difficult to connect the SDRAM. In addition, since each memory is often connected to the CPU bus 4 in a fixed manner, the external memory space cannot be used efficiently according to the processing, and it can flexibly support various systems. I couldn't.
[0027]
Therefore, in the present invention, each memory is arranged as shown in FIG. Specifically, SDRAMs 6 and 7 are used for area 2 and area 3, ROM 9 is used for area 0, and SDRAMs 5, 8 and CF 10 are connected via programmable logic circuit 2 in area 4. In this case, the vacant external memory spaces are area 1, area 5 and area 6, area 5 is allocated to CF 10 via programmable logic circuit 2, and area 5 of the vacant memory space is allocated to SDRAMs 5 and 8. And area 6 is allocated and accessed.
[0028]
In the above configuration, in the case of a memory corresponding to the external memory space such as the CF 10, it can be directly connected via the programmable logic circuit 2. On the other hand, since areas 1 and 6 in the external memory space of the CPU 3 do not correspond to SDRAM, the SDRAMs 5 and 8 allocated via the programmable logic circuit 2 cannot be accessed as they are. Therefore, an interface unit for connecting to the SDRAM is provided in the programmable logic circuit 2.
[0029]
Specifically, as shown in FIG. 3, the rewritable logic area of the programmable logic circuit 2 includes an area used as an SRAM memory and an arithmetic processing unit (here, the memory area 2a) and an SRAM interface that receives access to the SRAM. An SDRAM interface circuit 2c for connecting to the circuit 2b and a memory (in this case, SDRAM 5 or 8) connected via the programmable logic circuit 2, and a signal from the CPU 3 (for example, area 5 is recognized as SRAM. Interface conversion circuit 2d for converting the signal suitable for the SRAM (in this case) to a signal suitable for the memory connected via the programmable logic circuit 2 (here, a signal suitable for the SDRAM), and if necessary, Controller 2e that controls switching of memory to be used, used That is by the memory provided with a weight control and memory controller, and the like.
[0030]
By providing such an interface means, it is shown to the CPU 3 that the memory specified in the external memory space is pseudo-connected to the area 1 or the area 6 (here, connected to the SRAM). The CPU 3 accesses the SRAM, but actually accesses the SDRAM.
[0031]
Therefore, even in a system in which the type of memory that can be connected to each area of the external memory space is fixedly allocated, other types of memory can be used, and the design of the memory configuration is easy. In addition, the external memory space can be used efficiently, and a highly flexible computer system 1 can be provided.
[0032]
Further, by connecting a memory via the programmable logic circuit 2, hardware such as a buffer required for the type of memory can be realized in the programmable logic circuit 2, and the computer system can be reduced by reducing the additional hardware. The configuration can be simplified and the cost can be reduced.
[0033]
In the above description, the case where the SDRAM 5 or 8 is connected to the areas 1 and 6 has been described. However, a type of memory (for example, SRAM) corresponding to the area may be connected. In that case, it is not necessary to provide the SDRAM interface circuit 2c or the interface conversion circuit 2d. In addition, when using another type of memory that is not supported by the area, an interface circuit or an interface conversion circuit corresponding to the type may be provided. Further, different types of memories (for example, SDRAM in area 1 and DRAM in area 6) can be connected to area 1 and area 6. In this case, an interface circuit or an interface conversion circuit is connected to programmable logic circuit 2. A plurality of sets may be provided and the switching control may be performed by the controller 2e.
[0034]
[Example 2]
Next, a computer system according to a second embodiment of the present invention and a memory connection method in the system will be described with reference to FIG. FIG. 4 is a diagram illustrating a configuration of a computer system according to the second embodiment, and is a diagram illustrating a difference in configuration before and after loading of CF data.
[0035]
In the first embodiment described above, a case has been described in which the memory for the number of areas is allocated to the free external memory space area. However, when there are few free external memory space areas, the memory may be allocated. There are cases where it is not possible. Therefore, this embodiment solves this problem by sharing the area of the external memory space with a plurality of memories.
[0036]
For example, as in the first embodiment, SDRAMs 6 and 7 are connected to areas 2 and 3, ROM 9 is connected to area 0, and SDRAMs 5 and 8 and CF 10 are connected via programmable logic circuit 2 in area 4. Consider the case. Here, if area 5 is allocated to CF 10, vacant external memory spaces are area 1 and area 6, and if area 1 is used for connection of other memories, only area 6 is vacant. As a result, the area of the external memory space that is free compared to the memory to be connected is reduced. Even in such a case, in order to be able to connect the SDRAMs 5 and 8, the area of the external memory space allocated to the memory that is less frequently used is shared.
[0037]
Specifically, the CF 10 connected to the area 5 normally stores configuration data of the OS and the programmable logic circuit 2, and in a system in which the CF 10 is hardly accessed after loading the data. The external memory space of the CF 10 can be used as a shared space. For example, before loading the data of CF10, area 5 is allocated to CF10 as shown in FIG. 4A, and after loading data from CF10, as shown in FIG. 4B. The allocation of the area 5 is changed to the SDRAM 5 and the memory configuration is changed so that an empty area 6 is allocated to the other SDRAM 8.
[0038]
As described above, the external memory space can be used efficiently by appropriately changing the memory allocated to the area with reference to the frequency of use of the memory, and is not limited by the number of area divisions in the external memory space. Therefore, it is possible to flexibly support various systems.
[0039]
In the state of FIG. 4A, the programmable logic circuit 2 does not need to be configured with the SDRAM interface 2c or the interface conversion circuit 2d, and an interface circuit corresponding to the memory to be connected is determined by the configuration data of the CF10. What is necessary is just to comprise. Although the case where one area is shared has been described here, the case where a plurality of areas are shared can also be realized by the same method.
[0040]
[Example 3]
Next, a computer system according to a third embodiment of the present invention and a memory connection method in the system will be described with reference to FIGS. FIG. 5 and FIG. 6 are diagrams illustrating the configuration of a computer system according to the third embodiment, and are diagrams illustrating an example in which the connection state of the memory is changed according to processing.
[0041]
In the first and second embodiments, the memory (SDRAM 5, 8, CF10) connected via the programmable logic circuit 2 is used by the CPU 3. However, predetermined processing is performed in the programmable logic circuit 2. When an arithmetic processing area for performing the above is provided, these memories can be used in the programmable logic circuit 2 without being connected to the external memory space of the CPU 3.
[0042]
Specifically, in the system configured by using the first embodiment or the second embodiment, as shown in FIG. 5, the memory connected via the programmable logic circuit 2 is programmable logic. The SDRAM interface circuit 2c and interface conversion circuit 2d in the circuit 2 are connected to the external memory space of the CPU 3 using the controller 2e as necessary, and can be accessed from the CPU 3. On the other hand, as shown in FIG. 6, an SRAM interface circuit 2a and a controller 2f for connecting to the CPU 3 and an SDRAM interface circuit 2c and a controller 2e for connecting to the SDRAMs 5 and 8 are configured in the programmable logic circuit 2. For example, the memory connected via the programmable logic circuit 2 can be handled as a memory different from the external memory space of the CPU 3.
[0043]
For example, when processing a large amount of data such as an image processing system, the memory connected via the programmable logic circuit 2 is connected to the external memory space of the CPU 3 as shown in FIG. When it is configured so that data can be processed at high speed, the memory connected via the programmable logic circuit 2 is separated from the external memory space of the CPU 3 as shown in FIG. High-speed processing between the CPU 3 and memories in the external memory space (here, SDRAMs 6 and 7 and ROM 9) and high-speed processing between the programmable logic circuit 2 and memories connected to the programmable logic circuit 2 (here SDRAMs 5 and 8) The processing can be performed in parallel, and the processing capability can be improved. Since the logic circuit in the programmable logic circuit 2 can be changed regardless of whether the computer system 1 is activated or operated, which configuration can be appropriately changed according to the processing of the computer system 1.
[0044]
In this way, by changing the interface circuit configured in the programmable logic circuit, the memory connected via the programmable logic circuit can be connected to or disconnected from the CPU, so an optimal computer system according to the process is built And flexibility can be improved. In the above description, the memory connected to the programmable logic circuit 2 is collectively connected to or disconnected from the CPU 3. However, a part of the memory may be disconnected from the CPU 3.
[0045]
[Example 4]
Next, a computer system according to a fourth embodiment of the present invention and a memory connection method in the system will be described with reference to FIGS. FIG. 7 is a diagram showing a configuration of a computer system according to the fourth embodiment, and FIG. 8 is a diagram showing another configuration of the computer system.
[0046]
In the first to third embodiments, the memory connection method in one system including a CPU has been described. However, the present invention is similarly applied to the memory connection in two or more systems each including a CPU. The flexibility of the entire system can be further enhanced by sharing the memory between two or more systems.
[0047]
For example, as shown in FIG. 7, a system M including a CPU 3a and a memory connected to the CPU bus 4a (here, SDRAMs 6a, 7a and ROM 9a), and a memory connected to the CPU 3b and the CPU bus 4b (here, When there is a system N composed of SDRAMs 6b, 7b and ROM 9b), the programmable logic circuit 2 is connected to both the M-side CPU bus 4a and the N-side CPU bus 4b, and each CPU is connected to the programmable logic circuit 2. A predetermined area of the external memory space (here, both areas 4) is assigned.
[0048]
With such a configuration, the programmable logic circuit 2 can be used as a memory that can be shared with each system. Further, by providing two sets of interface circuits and interface conversion circuits in the programmable logic circuit 2, the system on the M side can access the SDRAM 6b, for example, as the area 6 via the programmable logic circuit 2, and the N side From the above system, the SDRAM 6a can be accessed as, for example, the area 1 via the programmable logic circuit 2, and the memory of each system can be shared.
[0049]
Although the programmable logic circuit 2 is assigned to the area 4 in the figure, it may be assigned to another area. Further, the memory to be shared is not limited to the configuration shown in the figure, and any memory may be used as long as it is within the number of areas and the capacity of the external memory space.
[0050]
Further, as shown in FIG. 8, a memory 11 that is not directly connected to the CPU is connected to the programmable logic circuit 2, and the area of the external memory space in each system (here, both the M-side and N-side systems are areas). By assigning 1) and providing an interface circuit and an interface conversion circuit corresponding to the memory 11 in the programmable logic circuit 2, the memory 11 can be shared. Further, as shown in the third embodiment, the memory 11 can be shared or can be made independent depending on the processing executed by the computer system 1.
[0051]
Thus, in a configuration in which a plurality of systems are mixed, the memory can be efficiently used by sharing the programmable logic circuit 2, the memory of each system, the memory not directly connected to the CPU, and the like. The data processing efficiency can be improved. Further, the cost can be reduced by sharing the common signal (data line, address line, control line).
[0052]
【The invention's effect】
As described above, the computer system of the present invention and the memory connection method in the system have the following effects.
[0053]
The first effect of the present invention is that when designing a memory configuration of a system even in a system including a CPU in which an external memory space is divided for each area and the type of memory connectable to each area is specified. This means that there are fewer restrictions.
[0054]
The reason is that a programmable logic circuit is connected to the CPU bus and another memory is connected via the programmable logic circuit, and an interface circuit, an interface conversion circuit, various controllers, etc. are configured in the programmable logic circuit. This is because various memories can be connected without being limited by the memory that can be connected for each area.
[0055]
The second effect of the present invention is that an external memory space can be used efficiently and a highly flexible computer system can be provided.
[0056]
The reason is that by changing the interface circuit etc. configured in the programmable logic circuit as needed, the unused external memory space or the infrequently used external memory space can be used for memory capacity expansion or connected to the programmable logic circuit. This is because the memory to be used can be used as an external memory of the CPU, or as a memory independent of the CPU.
[0057]
A third effect of the present invention is that the cost of the computer system can be reduced.
[0058]
The reason is that although additional hardware is required depending on the type and location of the memory, additional hardware can be easily realized in the programmable logic circuit. Further, in a configuration in which a plurality of systems are mixed, the configuration of the computer system can be simplified by sharing a memory, sharing a signal line, or the like.
[0059]
A system having both shareability and memory independence by connecting the memory to the external memory space can be realized, and high-speed processing can be realized.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a memory space according to the present invention.
FIG. 2 is a diagram showing a configuration of a computer system according to a first embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a programmable logic circuit according to a first example of the present invention.
FIG. 4 is a diagram showing a configuration of a computer system according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a configuration of a computer system according to a third embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of a computer system according to a third embodiment of the present invention.
FIG. 7 is a diagram showing a configuration of a computer system according to a fourth embodiment of the present invention.
FIG. 8 is a diagram showing another configuration of a computer system according to a fourth example of the present invention.
FIG. 9 is a diagram illustrating a configuration of a conventional computer system.
[Explanation of symbols]
1 Computer system
2 Programmable logic circuit
2a SRAM memory area or arithmetic processing area
2b SRAM interface circuit
2c SDRAM interface circuit
2d interface conversion circuit
2e, 2f controller
3, 3a, 3b CPU
4, 4a, 4b CPU bus
5, 5a, 5b SDRAM (area 1)
6, 6a, 6b SDRAM (area 2)
7, 7a, 7b SDRAM (area 3)
8, 8a, 8b SDRAM (area 6)
9, 9a, 9b ROM (area 0)
10 CF (area 5)
11 memory

Claims

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A computer system,
At least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit,
The programmable logic circuit can be accessed with a first interface circuit that enables access to the arithmetic processing unit, an arithmetic processing region, and the partial memory, and the partial memory can be accessed with the arithmetic processing region. A second interface circuit for connecting to
The computer system according to claim 1, wherein a predetermined area of the external memory space is separable from allocation in the partial memory.

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A computer system,
At least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit,
A predetermined area of the external memory space can be allocated to the partial memory, and
A first interface circuit capable of accessing the programmable logic circuit with the arithmetic processing unit; a second interface circuit capable of accessing the partial memory; and the first interface circuit; An interface conversion circuit that performs signal conversion with the second interface circuit ;
The interface means configured in the programmable logic circuit is changed according to processing executed in the computer system, and the partial memory can be accessed from the arithmetic processing unit, or the arithmetic computer systems that wherein Rukoto is possible to switch to one of the state of being detached from the processing unit.

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A computer system,
At least a part of the one or more memories is connected to the arithmetic processing unit via the programmable logic circuit,
A predetermined area of the external memory space can be allocated to the partial memory, and
A plurality of systems including at least the arithmetic processing unit and the one or more memories, wherein the plurality of systems are connected via the programmable logic circuit;
The computer system according to claim 1, wherein the programmable logic circuit is allocated to an external memory space of the arithmetic processing unit in each of the plurality of systems, and the programmable logic circuit is shared by the plurality of systems.

Memory included in one of the plurality of systems is assigned to the external memory space of the arithmetic processing unit in the other system, according to claim 3, wherein said memory is characterized in that it is shared by the plurality of systems Computer system.

Memory separated from the plurality of systems and connected to the programmable logic circuit is allocated to an external memory space of the arithmetic processing unit in each of the plurality of systems, and the memory is shared by the plurality of systems. The computer system according to claim 3 .

A first interface circuit capable of accessing the programmable logic circuit with the arithmetic processing unit; a second interface circuit capable of accessing the partial memory; and the first interface circuit; computer system as claimed in any one of claims 3 to 5, wherein Rukoto an interface means including an interface conversion circuit for performing signal conversion between the second interface circuit.

The partial memory includes a memory of a different type from the memory specified for the predetermined area, and can be accessed from the arithmetic processing unit by the interface means configured in the programmable logic circuit. The computer system according to claim 2 or 6 , wherein

A plurality of types of memories are connected to the programmable logic circuit, and the interface means corresponding to any of the plurality of memories is configured and allocated to the programmable logic circuit according to processing executed in the computer system. the computer system of claim 2, 6 or 7 wherein for a given area, wherein said plurality of memory is switchable that is.

The plurality of types of memory includes a configuration memory that stores configuration data of the programmable logic circuit and another memory, and the programmable logic circuit according to loading of the configuration data from the configuration memory Further, the interface means corresponding to the configuration memory or the other memory is configured, and the configuration memory or the other memory can be switched with respect to the assigned predetermined area. The computer system according to claim 8 .

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A memory connection method in a computer system, comprising:
Connecting at least a part of the one or more memories to the arithmetic processing unit via the programmable logic circuit;
The programmable logic circuit can be accessed with a first interface circuit that enables access to the arithmetic processing unit, an arithmetic processing region, and the partial memory, and the partial memory can be accessed with the arithmetic processing region. A second interface circuit for connecting to
The portion of the memory, connection method of the memory, characterized that you and detachable from the allocation of a predetermined area of the external memory space.

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A memory connection method in a computer system, comprising:
Connecting at least a part of the one or more memories to the arithmetic processing unit via the programmable logic circuit, and allocating the part of the memory to a predetermined area of the external memory space;
A first interface circuit capable of accessing the programmable logic circuit with the arithmetic processing unit; a second interface circuit capable of accessing the partial memory; and the first interface circuit; An interface conversion circuit that performs signal conversion with the second interface circuit;
When the arithmetic processing unit accesses the partial memory, the interface conversion circuit converts the signal into a signal suitable for the partial memory, and the second interface circuit converts the signal to the partial memory. Allow access ,
According to the processing executed in the computer system, the interface means constituting the programmable logic circuit is changed, and the partial memory is accessible from the arithmetic processing unit, or the arithmetic processing unit connection method of the memory characterized by switching either to a disconnected state from.

The external memory space is divided into areas, and includes at least an arithmetic processing unit in which the type of memory that can be connected for each area is specified, one or more memories, and a programmable logic circuit including a rewritable logic area. A memory connection method in a computer system, comprising:
Connecting at least a part of the one or more memories to the arithmetic processing unit via the programmable logic circuit, and allocating the part of the memory to a predetermined area of the external memory space;
A plurality of systems including at least the arithmetic processing unit and the one or more memories, wherein the plurality of systems are connected via the programmable logic circuit,
A memory connection method , wherein the programmable logic circuit is allocated to an external memory space of the arithmetic processing unit in each of the plurality of systems, and the programmable logic circuit is shared by the plurality of systems .

13. The memory according to claim 12 , wherein a memory included in one of the plurality of systems is allocated to an external memory space of the arithmetic processing unit in the other system, and the memory is shared by the plurality of systems. Connection method.

A memory separated from the plurality of systems and connected to the programmable logic circuit is allocated to an external memory space of the arithmetic processing unit in each of the plurality of systems, and the memory is shared by the plurality of systems. The memory connection method according to claim 12 .

A first interface circuit capable of accessing the programmable logic circuit with the arithmetic processing unit; a second interface circuit capable of accessing the partial memory; and the first interface circuit; An interface conversion circuit that performs signal conversion with the second interface circuit;
When the arithmetic processing unit accesses the partial memory, the interface conversion circuit converts the signal into a signal suitable for the partial memory, and the second interface circuit converts the signal to the partial memory. connection method of the memory according to any one of claims 12 to 14, wherein that you allow access.

As the partial memory, a memory of a type different from the memory specified for the predetermined area is connected, and the interface processing unit configured in the programmable logic circuit allows access from the arithmetic processing unit. connection method of the memory according to claim 11 or 15, characterized in that a.

In the case where a plurality of types of memories are connected to the programmable logic circuit, the programmable logic circuit includes the interface unit corresponding to any of the plurality of memories according to processing executed by the computer system. configured, with respect to the predetermined area assigned, connection method of the memory according to claim 11, 15 or 16, characterized in that the switching of the plurality of memory.

As the plurality of types of memories, a configuration memory for storing configuration data of the programmable logic circuit and another memory are connected,
In response to loading of configuration data from the configuration memory, the programmable logic circuit configures the interface means corresponding to the configuration memory or the other memory, and for the assigned predetermined area 18. The memory connection method according to claim 17 , wherein the configuration memory or the other memory is switched .