KR20050071060A - Semiconductor device and method for the same - Google Patents
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Abstract
층간 절연막이 낮은 캐패시턴스를 갖는 반도체 소자 및 이의 제조 방법을 제공하기 위하여, 본 발명은, 하부 금속 배선층을 포함하는 개별 소자가 형성된 반도체 기판 상부의 하부 절연막 위에 제1 층간 절연막을 형성하는 단계와; 제1 층간 절연막을 선택적으로 식각하여 제1 층간 절연막 패턴을 형성하는 단계와; 제1 층간 절연막 패턴에 질화막을 증착하고, 제1 층간 절연막 패턴 상부의 질화막을 선택적으로 식각하여 제1 층간 절연막 패턴의 측벽에 스페이서를 형성하는 단계와; 상기 제1 층간 절연막 패턴 상부에 스페이서를 매립하는 제1 산화막을 형성하는 단계와; 제1 산화막의 상부를 식각하여 스페이서의 상부가 노출된 제2 층간 절연막을 형성하는 단계와; 상기 노출된 스페이서를 식각하여 제2 층간 절연막에 개기공을 형성한 후, 제3 층간 절연막을 형성하여 상부 및 하부 금속 배선층 사이에 폐기공으로 이루어진 에어갭을 형성하는 단계와; 상기 층간 절연막을 선택적으로 제거하여 하부 금속 배선을 노출시키는 비아홀을 형성하고, 상기 비아홀의 내부를 금속 물질로 충진한 다음, 상부 금속 배선층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.SUMMARY To provide a semiconductor device having a low capacitance and an interlayer insulating film, and a method of manufacturing the same, the present invention includes forming a first interlayer insulating film over a lower insulating film over a semiconductor substrate on which individual devices including a lower metal wiring layer are formed; Selectively etching the first interlayer insulating film to form a first interlayer insulating film pattern; Depositing a nitride film on the first interlayer insulating film pattern, and selectively etching the nitride film on the first interlayer insulating film pattern to form spacers on sidewalls of the first interlayer insulating film pattern; Forming a first oxide film filling a spacer on the first interlayer insulating film pattern; Etching the upper portion of the first oxide layer to form a second interlayer insulating layer having the upper portion of the spacer exposed; Etching the exposed spacers to form open pores in a second interlayer insulating film, and then forming a third interlayer insulating film to form an air gap formed of discarded holes between upper and lower metal wiring layers; And selectively removing the interlayer insulating layer to form a via hole exposing the lower metal wiring, filling the inside of the via hole with a metal material, and then forming an upper metal wiring layer.
Description
본 발명은 다층 금속 배선 구조를 갖는 반도체 소자에 관한 것으로서, 더욱 상세하게는 층간 절연막이 낮은 캐패시턴스를 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a multi-layered metal wiring structure, and more particularly, to a semiconductor device having a low capacitance and an manufacturing method thereof.
반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다.As semiconductor devices have been increasingly integrated and multilayered, multilayer wiring technology has emerged as one of the important technologies. The multilayer wiring technology alternately forms a metal wiring layer and an insulating film layer on the semiconductor substrate on which the circuit elements are formed, and is separated by an insulating film. The circuit operation is performed by electrically connecting the interconnected metal wiring layers through vias.
이러한 다층 금속 배선 구조에서 반도체 소자의 고집적화 추세에 따라 금속 배선 사이의 간격이 좁아지면서, 동일층에서 서로 인접한 금속 배선과 배선 사이, 또는 하부 금속 배선층과 상부 금속 배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.Parasitic resistance and parasitic capacitance that exist between adjacent metal wirings and wirings or between the lower metal wiring layer and the upper metal wiring layer in the same layer as the gap between the metal wirings is narrowed according to the trend of high integration of semiconductor devices in the multilayer metal wiring structure. Is the most important issue.
이러한 기생 저항 및 기생 캐패시턴스는 알씨(RC : resistance capacitance)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 소자의 고속화를 방해하며 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.The parasitic resistance and parasitic capacitance degrade the electrical characteristics of the device by the delay induced by resistance capacitance (RC), impede the high speed of the device, and further increase the power consumption of the semiconductor device and signal leakage Also increases.
따라서, 기생 캐패시턴스를 줄이기 위해 낮은 유전상수(K)를 갖는 물질, 예를 들면 기존의 티이오에스(TEOS : tetra ethyl ortho silicate) 계열의 산화물에서 SiC 계열 등, 낮은 유전상수 물질에 대한 연구가 활발히 진행되고 있다. 그러나, 이러한 새로운 저 유전상수 물질을 사용할 경우 추가적인 장비를 도입해야 하고 새로운 물질에 대한 각 단위 공정의 공정 변수 최적화를 수행하여야 하므로 공정 비용이 상승하는 문제점이 있다.Therefore, to reduce parasitic capacitance, studies on low dielectric constant materials, such as SiC series, from materials having a low dielectric constant (K), for example, conventional tetraethyl ortho silicate (TEOS) based oxides, are actively conducted. It is becoming. However, when using such a new low dielectric constant material, additional equipment must be introduced and process variable optimization of each unit process for the new material has to be performed, thereby increasing the process cost.
이에 따라 기존의 TEOS 계열의 산화물을 그대로 사용하면서도 기생 캐패시턴스를 줄이기 위한 방법이 연구되고 있는바, 그 연구 결과로는, 동일층에서 인접하는 금속 배선과 배선 사이의 층간 절연막 내에 에어갭(air gap)을 형성하여 전체적인 캐패시턴스를 낮추는, 이른바 인트라레벨(intralevel)에서의 에어갭 형성 방법이 있다.Accordingly, a method for reducing parasitic capacitance while using an existing oxide of TEOS series has been studied. As a result, an air gap in an interlayer insulating film between adjacent metal wirings and wirings in the same layer has been studied. There is a method of forming an air gap at the so-called intralevel, which forms a and lowers the overall capacitance.
도 1은 인트라레벨에 에어갭이 형성된 상태를 도시한 종래의 반도체 소자 구조의 단면 구성도이다.1 is a cross-sectional configuration diagram of a conventional semiconductor device structure showing a state where an air gap is formed at an intra level.
도시된 바와 같이, 반도체 기판의 구조물 상에는 하부 금속 배선층(102)이 형성되어 있고, 하부 금속 배선층(102)의 상측으로는 층간 절연막(104)을 개재하여 상부 금속 배선층(106)이 형성되어 있으며, 상부 및 하부 금속 배선층(106,102)은 비아(108)에 의해 전기적으로 연결되어 있다. 그리고, 하부 금속 배선층(102)의 사이 공간으로 층간 절연막(104)에는 에어갭(110)이 형성되어 있다.As shown, the lower metal wiring layer 102 is formed on the structure of the semiconductor substrate, and the upper metal wiring layer 106 is formed on the upper side of the lower metal wiring layer 102 via the interlayer insulating film 104. Upper and lower metallization layers 106, 102 are electrically connected by vias 108. An air gap 110 is formed in the interlayer insulating film 104 as a space between the lower metal wiring layers 102.
그러나, 종래에는 도시한 바와 같이 하부 금속 배선층(102) 사이의 인트라레벨에만 에어갭(110)이 형성되어 있을 뿐, 인터레벨(interlevel), 즉 하부 금속 배선층과 상부 금속 배선층 사이에 에어갭을 형성하는 것이 불가능하였기 때문에 전체적인 캐패시턴스를 낮추는데 한계가 있었다.However, in the related art, the air gap 110 is formed only at the intra level between the lower metal wiring layers 102 as illustrated, and the air gap 110 is formed between the interlevels, that is, the lower metal wiring layers and the upper metal wiring layers. Since it was impossible to do so, there was a limit to lowering the overall capacitance.
따라서, 하부 금속 배선층과 상부 금속 배선층 사이의 인터레벨에 에어갭을 형성한다면 전체적인 캐패시턴스를 대폭 낮출 수 있을 것으로 기대되므로, 이러한 인터레벨에서의 에어갭 형성이 절실히 요청되고 있는 실정이다.Therefore, if the air gap is formed at the interlevel between the lower metal wiring layer and the upper metal wiring layer, it is expected that the overall capacitance can be greatly reduced, so the formation of the air gap at this interlevel is urgently required.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 그 목적은 상부 및 하부 금속 배선층 사이를 절연하는 층간 절연막의 캐패시턴스를 낮추어 절연 특성을 향상시킨 반도체 소자 및 이 소자의 제조 방법을 제공하는 것이다. The present invention has been proposed to solve such problems of the prior art, and an object thereof is to provide a semiconductor device and a method of manufacturing the device, which improve insulation properties by lowering capacitance of an interlayer insulating film insulating between upper and lower metal wiring layers. It is.
상술한 목적을 달성하기 위하여 본 발명은, 다층 금속 배선 구조를 갖는 반도체 소자에 있어서, 하부 금속 배선층과 상부 금속 배선층 사이에 구비되는 제1 내지 제3 층간 절연막과; 상기 상부 및 하부 금속 배선층 사이의 인터레벨에서 제2 층간 절연막에 구비되는 에어갭과; 상기 상부 및 하부 금속 배선층을 연결하는 비아;를 포함하는 반도체 소자를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device having a multilayer metal wiring structure, comprising: first to third interlayer insulating films provided between a lower metal wiring layer and an upper metal wiring layer; An air gap provided in the second interlayer insulating film at an interlevel between the upper and lower metal wiring layers; It provides a semiconductor device comprising a; connecting the upper and lower metal wiring layer.
상기한 반도체 소자를 제조하기 위한 방법으로 본 발명은, 하부 금속 배선층을 포함하는 개별 소자가 형성된 반도체 기판 상부의 하부 절연막 위에 제1 층간 절연막을 형성하는 단계와; 제1 층간 절연막을 선택적으로 식각하여 제1 층간 절연막 패턴을 형성하는 단계와; 제1 층간 절연막 패턴에 질화막을 증착하고, 제1 층간 절연막 패턴 상부의 질화막을 선택적으로 식각하여 제1 층간 절연막 패턴의 측벽에 스페이서를 형성하는 단계와; 상기 제1 층간 절연막 패턴 상부에 스페이서를 매립하는 제1 산화막을 형성하는 단계와; 제1 산화막의 상부를 식각하여 스페이서의 상부가 노출된 제2 층간 절연막을 형성하는 단계와; 상기 노출된 스페이서를 식각하여 제2 층간 절연막에 개기공을 형성한 후, 제3 층간 절연막을 형성하여 상부 및 하부 금속 배선층 사이에 폐기공으로 이루어진 에어갭을 형성하는 단계와; 상기 층간 절연막을 선택적으로 제거하여 하부 금속 배선을 노출시키는 비아홀을 형성하고, 상기 비아홀의 내부를 금속 물질로 충진한 다음, 상부 금속 배선층을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: forming a first interlayer insulating film on a lower insulating film on an upper surface of a semiconductor substrate on which individual devices including a lower metal wiring layer are formed; Selectively etching the first interlayer insulating film to form a first interlayer insulating film pattern; Depositing a nitride film on the first interlayer insulating film pattern, and selectively etching the nitride film on the first interlayer insulating film pattern to form spacers on sidewalls of the first interlayer insulating film pattern; Forming a first oxide film filling a spacer on the first interlayer insulating film pattern; Etching the upper portion of the first oxide layer to form a second interlayer insulating layer having the upper portion of the spacer exposed; Etching the exposed spacers to form open pores in a second interlayer insulating film, and then forming a third interlayer insulating film to form an air gap formed of discarded holes between upper and lower metal wiring layers; Selectively removing the interlayer insulating layer to form a via hole exposing the lower metal wiring, filling the inside of the via hole with a metal material, and then forming an upper metal wiring layer.
이하 본 발명의 실시예에 따른 반도체 소자 및 이의 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 인터레벨에 에어갭이 형성된 상태를 도시한 본 발명의 제1 실시예에 따른 반도체 소자 구조의 단면 구성도이며, 도 3a 내지 3i는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정도이다.2 is a cross-sectional configuration diagram of a semiconductor device structure according to a first embodiment of the present invention showing a state in which an air gap is formed in an interlevel, and FIGS. 3A to 3I illustrate a semiconductor device according to a first embodiment of the present invention. It is a process chart for demonstrating a method.
도시한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 소자는 하부 금속 배선층(1)을 포함하는 개별 소자가 형성된 반도체 기판 상부의 하부 절연막(2) 위에 제1 내지 제3 층간 절연막에 해당하는 층간 절연막(3)이 형성되어 있고, 층간 절연막(3)에는 상부 금속 배선층(9)과 상기 하부 금속 배선층(1)을 연결하는 비아(20)가 형성되어 있다.As shown, the semiconductor device according to the first embodiment of the present invention corresponds to the first to third interlayer insulating films on the lower insulating film 2 on the semiconductor substrate on which the individual devices including the lower metal wiring layer 1 are formed. An interlayer insulating film 3 is formed, and a via 20 connecting the upper metal wiring layer 9 and the lower metal wiring layer 1 is formed in the interlayer insulating film 3.
이러한 구성의 반도체 소자는 위에서 설명한 바와 같이 상부 및 하부 금속 배선층(1,9)의 사이 공간인 인터레벨의 층간 절연막(3) 내에는 도시한 바와 같이 에어 갭(22)이 형성되어 있으므로, 하부 금속 배선층의 사이 공간인 인트라레벨의 층간 절연막 내부에 에어 갭이 형성된 종래의 반도체 소자에 비해 전체적인 캐패시턴스의 저하가 가능하다. 여기서 상기한 에어갭(22)은 상부 및 하부 금속 배선층(1,9) 사이의 인터레벨에서 수직 방향에 대해 그 폭이 일정하도록 형성되는 것이 바람직하다.As described above, in the semiconductor device having the above-described structure, since the air gap 22 is formed in the interlevel interlayer insulating film 3, which is a space between the upper and lower metal wiring layers 1 and 9, the lower metal Compared with a conventional semiconductor device in which an air gap is formed inside an interlevel interlayer insulating film, which is a space between wiring layers, the overall capacitance can be reduced. The air gap 22 is preferably formed so that its width is constant with respect to the vertical direction at the interlevel between the upper and lower metal wiring layers 1 and 9.
상기한 구성의 반도체 소자를 제조하는 방법은 다음과 같다.The method of manufacturing the semiconductor element of the above-mentioned structure is as follows.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판의 구조물, 즉 개별 소자가 형성된 반도체 기판 상부에서 하부 금속 배선층(1)을 포함하는 하부 절연막(2) 위에 제1 층간 절연막(3a)을 형성한다. 이 때 제1 층간 절연막(3a)으로는 통상적으로 사용하는 TEOS 계열 물질을 증착 형성한 산화막을 사용할 수 있다.First, as shown in FIG. 3A, a first interlayer insulating film 3a is formed on the lower insulating film 2 including the lower metal wiring layer 1 on the structure of the semiconductor substrate, that is, on the semiconductor substrate on which the individual elements are formed. In this case, the first interlayer insulating film 3a may be an oxide film formed by depositing a TEOS-based material which is commonly used.
이어서, 도 3b에 도시한 바와 같이, 제1 층간 절연막(3a) 위에 감광막을 도포, 노광 및 현상하여 에어갭을 형성하고자 하는 위치에 해당하는 부분의 제1 층간 절연막(3a)을 노출시키는 마스크 패턴(4)을 형성한다. 이 때 에어갭을 형성하고자 하는 위치로서 비아(20)가 형성되는 금속 배선층의 상부는 피하도록 하며, 바람직하게는 하부 금속 배선층(1) 사이의 상부가 되도록 한다.Subsequently, as shown in FIG. 3B, a mask pattern for exposing, exposing and developing a photoresist film on the first interlayer insulating film 3a to expose the first interlayer insulating film 3a at a portion corresponding to a position where an air gap is to be formed. (4) is formed. At this time, the upper portion of the metal wiring layer in which the vias 20 are formed as the position where the air gap is to be formed is avoided, and preferably the upper portion between the lower metal wiring layers 1 is formed.
다음, 도 3c에 도시한 바와 같이, 마스크 패턴(4)을 마스크로 하여 노출된 제1 층간 절연막(3a)을 식각하여 제1 층간 절연막 패턴(5)을 형성한 후, 마스크 패턴(4)을 제거하고 세정공정을 수행한다.Next, as shown in FIG. 3C, the exposed first interlayer insulating layer 3a is etched using the mask pattern 4 as a mask to form a first interlayer insulating layer pattern 5, and then the mask pattern 4 is formed. Remove and perform the cleaning process.
다음, 도 3d에 도시한 바와 같이, 제1 층간 절연막 패턴(5)에 질화막(6)을 동일한 두께로서 증착하고, 도 3e에 도시한 바와 같이, 에치백(etchback) 공정을 이용하여 제1 층간 절연막 패턴(5) 상부의 질화막(6)을 식각한다. 그러면 제1 층간 절연막 패턴(5)의 상부에 형성된 일부의 질화막(6)이 식각되어 제1 층간 절연막 패턴(5)의 상부가 노출되고, 제1 층간 절연막 패턴(5)의 측벽에는 나머지의 질화막(6)으로 이루어진 스페이서(7)가 형성된다. 이 때 스페이서(7)는 제1 층간 절연막 패턴(5) 측벽의 수직 방향에 대해 그 폭이 일정하도록 형성하는 것이 바람직하다.Next, as shown in FIG. 3D, the nitride film 6 is deposited on the first interlayer insulating film pattern 5 as the same thickness, and as shown in FIG. 3E, the first interlayer is formed using an etchback process. The nitride film 6 on the insulating film pattern 5 is etched. Then, a portion of the nitride film 6 formed on the first interlayer insulating film pattern 5 is etched to expose the upper portion of the first interlayer insulating film pattern 5, and the remaining nitride film is formed on the sidewall of the first interlayer insulating film pattern 5. A spacer 7 made of (6) is formed. At this time, the spacer 7 is preferably formed such that its width is constant with respect to the vertical direction of the sidewall of the first interlayer insulating film pattern 5.
이어서, 도 3f에 도시한 바와 같이, 제1 층간 절연막 패턴(5)의 상부에 스페이서(7)를 매립하는 제1 산화막(8)을 형성한다. 이 때 제1 산화막(8)은 통상적으로 사용하는 TEOS 계열 물질을 증착하여 형성하는 것이 바람직하다.Subsequently, as shown in FIG. 3F, a first oxide film 8 that fills the spacer 7 is formed on the first interlayer insulating film pattern 5. At this time, the first oxide film 8 is preferably formed by depositing a TEOS-based material that is commonly used.
다음, 도 3g에 도시한 바와 같이, 에치백(etchback) 공정을 이용하여 스페이서(7)의 상부가 노출되도록 제1 산화막(8: 도 3f)의 상부를 식각하여 스페이서(7)와 경계면을 이루는 제2 층간 절연막(3b)을 형성한다. 여기서 상기한 제2 층간 절연막(3b)은 스페이서(7)와 경계면을 이루는 제1 층간 절연막 패턴(5: 도 3f)과 제1 산화막 패턴을 모두 포함한다.Next, as illustrated in FIG. 3G, the upper portion of the first oxide layer 8 (FIG. 3F) is etched to expose the upper portion of the spacer 7 using an etchback process to form an interface with the spacer 7. The second interlayer insulating film 3b is formed. The second interlayer insulating layer 3b may include both the first interlayer insulating layer pattern 5 (FIG. 3F) and the first oxide layer pattern forming an interface with the spacer 7.
이어서, 도 3h에 도시한 바와 같이, 제2 층간 절연막(3b)에 의해 노출된 스페이서(7)를 습식 식각한다. 습식 식각 시에는 인산 용액을 식각 케미칼로서 사용한다. 그러면 제2 층간 절연막(3b)에 개기공(22a)이 형성된다. 이 때 제2 층간 절연막(3b)에 형성된 개기공(22a)의 크기, 열린 정도 등 구체적인 모양은 식각 시간 등으로 조절할 수 있다.Subsequently, as shown in FIG. 3H, the spacer 7 exposed by the second interlayer insulating film 3b is wet etched. In wet etching, a phosphoric acid solution is used as an etching chemical. Then, the open pores 22a are formed in the second interlayer insulating film 3b. At this time, the specific shape such as the size and opening degree of the openings 22a formed in the second interlayer insulating film 3b may be adjusted by an etching time or the like.
다음, 도 3i에 도시한 바와 같이, 제2 층간 절연막(3b) 위에 동일 물질인 TEOS 산화막을 연속적으로 증착하여 제3 층간 절연막(3c)을 형성한다. 이때, 상기 제3 층간 절연막(3c)은 개기공(22a)의 개구부가 먼저 막히도록 제3 층간 절연막(3c)에 증착되는 바, 이로 인해 상기 제3 층간 절연막(3c)에는 폐기공(22)이 형성된다.Next, as shown in FIG. 3I, a TEOS oxide film of the same material is successively deposited on the second interlayer insulating film 3b to form a third interlayer insulating film 3c. At this time, the third interlayer insulating film 3c is deposited on the third interlayer insulating film 3c so that the openings of the openings 22a are first blocked. Is formed.
따라서, 제3 층간 절연막(3c) 내에 형성된 폐기공(22)이 절연체의 유전상수 측면에서 보면 에어갭의 역할을 수행한다.Accordingly, the waste holes 22 formed in the third interlayer insulating film 3c serve as air gaps in view of the dielectric constant of the insulator.
다음으로는 상기한 층간 절연막(3)을 선택적으로 식각하여 하부 금속 배선층(1)을 노출시키는 비아홀을 형성하고, 비아홀의 내부를 금속물질로 충진하여 비아(20)를 형성한 다음, 상부 금속 배선층(9)을 형성함으로써 도 2에 도시한 반도체 소자 구조의 형성을 완료한다.Next, the via insulation layer 3 is selectively etched to form a via hole exposing the lower metal wiring layer 1, the via hole is filled with a metal material to form a via 20, and then the upper metal wiring layer is formed. By forming (9), formation of the semiconductor element structure shown in FIG. 2 is completed.
도 4a 내지 4i는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정도이고, 도 5는 인터레벨에 에어갭이 형성된 상태를 도시한 본 발명의 제2 실시예에 따른 반도체 소자 구조의 단면 구성도이다.4A to 4I are flowcharts illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention, and FIG. 5 is a semiconductor in accordance with a second embodiment of the present invention showing a state in which an air gap is formed in an interlevel. It is a cross-sectional block diagram of an element structure.
본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 상세히 설명하면, 먼저, 도 4a에 도시한 바와 같이, 반도체 기판의 구조물, 즉 개별 소자가 형성된 반도체 기판 상부에서 하부 금속 배선층(11)을 포함하는 하부 절연막(12) 위에 제1 층간 절연막(13a)을 형성한다. 이 때 제1 층간 절연막(13a)으로는 통상적으로 사용하는 TEOS 계열 물질을 증착 형성한 산화막을 사용할 수 있다.Referring to the method of manufacturing the semiconductor device according to the second embodiment of the present invention in detail, first, as shown in FIG. 4A, the lower metal wiring layer 11 is formed on the structure of the semiconductor substrate, that is, on the semiconductor substrate on which the individual devices are formed. A first interlayer insulating layer 13a is formed on the lower insulating layer 12 that includes. In this case, as the first interlayer insulating layer 13a, an oxide film formed by depositing a TEOS-based material that is commonly used may be used.
이어서, 도 4b에 도시한 바와 같이, 제1 층간 절연막(13a) 위에 감광막을 도포, 노광 및 현상하여 에어갭을 형성하고자 하는 위치에 해당하는 부분의 제1 층간 절연막(13a)을 노출시키는 마스크 패턴(14)을 형성한다. 이 때 에어갭을 형성하고자 하는 위치로서 비아(30)가 형성되는 금속 배선층의 상부는 피하도록 하며, 바람직하게는 하부 금속 배선층(11) 사이의 상부가 되도록 한다.Subsequently, as shown in FIG. 4B, a mask pattern for exposing, exposing and developing a photosensitive film on the first interlayer insulating film 13a to expose the first interlayer insulating film 13a at a portion corresponding to a position where an air gap is to be formed. (14) is formed. At this time, the upper portion of the metal wiring layer in which the via 30 is formed as a position to form the air gap is to be avoided, and preferably the upper portion between the lower metal wiring layers 11.
다음, 도 4c에 도시한 바와 같이, 마스크 패턴(14)을 마스크로 하여 노출된 제1 층간 절연막(13a)을 식각하여 제1 층간 절연막 패턴(15)을 형성한 후, 마스크 패턴(14)을 제거하고 세정공정을 수행한다.Next, as shown in FIG. 4C, the exposed first interlayer insulating layer 13a is etched using the mask pattern 14 as a mask to form a first interlayer insulating layer pattern 15, and then the mask pattern 14 is formed. Remove and perform the cleaning process.
다음, 도 4d에 도시한 바와 같이, 제1 층간 절연막 패턴(15)에 질화막(16)을 증착하고, 도 4e에 도시한 바와 같이, 에치백(etchback) 공정을 이용하여 제1 층간 절연막 패턴(15) 상부의 질화막(16)을 식각한다. 그러면 제1 층간 절연막 패턴(15)의 상부에 형성된 일부의 질화막(16)이 식각되어 제1 층간 절연막 패턴(15)의 상부가 노출되고, 제1 층간 절연막 패턴(15)의 측벽에는 나머지의 질화막(16)으로 이루어진 스페이서(17)가 형성된다. 이 때 스페이서(17)는 제1 층간 절연막 패턴(15) 측벽의 수직 방향으로 갈수록 그 폭이 점차 넓어지도록 형성하는 것이 바람직하다.Next, as illustrated in FIG. 4D, the nitride layer 16 is deposited on the first interlayer insulating layer pattern 15, and as illustrated in FIG. 4E, the first interlayer insulating layer pattern (eg, an etchback process) is used. 15) The upper nitride film 16 is etched. Then, a portion of the nitride film 16 formed on the first interlayer insulating film pattern 15 is etched to expose the upper portion of the first interlayer insulating film pattern 15, and the remaining nitride film is formed on the sidewall of the first interlayer insulating film pattern 15. A spacer 17 composed of 16 is formed. At this time, the spacer 17 is preferably formed such that its width gradually increases toward the vertical direction of the sidewalls of the first interlayer insulating film pattern 15.
이어서, 도 4f에 도시한 바와 같이, 제1 층간 절연막 패턴(15)의 상부에 스페이서(17)를 매립하는 제1 산화막(18)을 형성한다. 이 때 제1 산화막(18)은 통상적으로 사용하는 TEOS 계열 물질을 증착하여 형성하는 것이 바람직하다.Next, as shown in FIG. 4F, a first oxide film 18 filling the spacers 17 is formed on the first interlayer insulating film pattern 15. At this time, the first oxide film 18 is preferably formed by depositing a TEOS-based material that is commonly used.
다음, 도 4g에 도시한 바와 같이, 에치백(etchback) 공정을 이용하여 스페이서(17)의 상부가 노출되도록 제1 산화막(18: 도 4f)의 상부를 식각하여 스페이서(17)와 경계면을 이루는 제2 층간 절연막(13b)을 형성한다. 여기서 상기한 제2 층간 절연막(13b)은 스페이서(17)와 경계면을 이루는 제1 층간 절연막 패턴(15: 도 4f)과 제1 산화막 패턴을 모두 포함한다.Next, as illustrated in FIG. 4G, the upper portion of the first oxide layer 18 (FIG. 4F) is etched to expose the upper portion of the spacer 17 using an etchback process to form an interface with the spacer 17. The second interlayer insulating film 13b is formed. The second interlayer insulating layer 13b may include both the first interlayer insulating layer pattern 15 (FIG. 4F) forming the interface with the spacer 17 and the first oxide layer pattern.
이어서, 도 4h에 도시한 바와 같이, 제2 층간 절연막(13b)에 의해 노출된 스페이서(17)를 습식 식각한다. 습식 식각 시에는 인산 용액을 식각 케미칼로서 사용한다. 그러면 제2 층간 절연막(13b)에 개기공(32a)이 형성된다. 이 때 제2 층간 절연막(13b)에 형성된 개기공(32a)의 크기, 열린 정도 등 구체적인 모양은 식각 시간 등으로 조절할 수 있다.Subsequently, as shown in FIG. 4H, the spacers 17 exposed by the second interlayer insulating layer 13b are wet etched. In wet etching, a phosphoric acid solution is used as an etching chemical. Then, the open pores 32a are formed in the second interlayer insulating film 13b. At this time, the specific shape such as the size and opening degree of the openings 32a formed in the second interlayer insulating layer 13b may be adjusted by an etching time or the like.
다음, 도 4i에 도시한 바와 같이, 제2 층간 절연막(13b) 위에 동일 물질인 TEOS 산화막을 연속적으로 증착하여 제3 층간 절연막(13c)을 형성한다. 이때, 상기 제3 층간 절연막(13c)은 개기공(32a)의 개구부가 먼저 막히도록 제3 층간 절연막(13c)에 증착되는 바, 이로 인해 상기 제3 층간 절연막(13c)에는 폐기공(32)이 형성된다.Next, as shown in FIG. 4I, a third interlayer insulating film 13c is formed by continuously depositing a TEOS oxide film of the same material on the second interlayer insulating film 13b. In this case, the third interlayer insulating layer 13c is deposited on the third interlayer insulating layer 13c so that the opening of the open hole 32a is first blocked, and thus the third interlayer insulating layer 13c is disposed in the waste layer 32. Is formed.
따라서, 제3 층간 절연막(13c) 내에 형성된 폐기공(32)이 절연체의 유전상수 측면에서 보면 에어갭의 역할을 수행한다.Therefore, the closed hole 32 formed in the third interlayer insulating film 13c serves as an air gap in view of the dielectric constant of the insulator.
다음으로는 상기한 층간 절연막(13)을 선택적으로 식각하여 하부 금속 배선층(11)을 노출시키는 비아홀을 형성하고, 비아홀의 내부를 금속물질로 충진하여 비아(30)를 형성한 다음, 상부 금속 배선층(19)을 형성함으로써 도 5에 도시한 반도체 소자 구조의 형성을 완료한다.Next, the via insulation layer 13 is selectively etched to form a via hole exposing the lower metal wiring layer 11, and the via hole is filled with a metal material to form the via 30, and then the upper metal wiring layer is formed. By forming 19, the formation of the semiconductor element structure shown in FIG. 5 is completed.
도 5에 도시한 바와 같이, 상기한 제조 방법에 의해 제조된 본 발명의 제2 실시예에 따른 반도체 소자는 상부 및 하부 금속 배선층(11,19)의 사이 공간인 인터레벨의 층간 절연막(13) 내에 에어갭(32)이 형성된다. 바람직하게, 상기한 에어갭(32)은 상부 및 하부 금속 배선층(11,19) 사이의 인터레벨에서 수직 방향으로 갈수록 그 폭이 점차 넓어지도록 형성된다.As shown in FIG. 5, the semiconductor device according to the second embodiment of the present invention manufactured by the above-described manufacturing method has an interlevel interlayer insulating film 13 which is a space between the upper and lower metal wiring layers 11 and 19. An air gap 32 is formed therein. Preferably, the air gap 32 is formed such that its width gradually increases in the vertical direction at the interlevel between the upper and lower metal wiring layers 11 and 19.
따라서, 본 발명에 따르면, 상부 및 하부 금속 배선층(11,19)의 사이의 인터레벨에 에어갭(32)이 형성되므로, 하부 금속 배선층의 사이 공간인 인트라레벨의 층간 절연막 내부에 에어 갭이 형성된 종래의 반도체 소자에 비해 전체적인 캐패시턴스의 저하가 가능하다.Therefore, according to the present invention, since the air gap 32 is formed at the interlevel between the upper and lower metal wiring layers 11 and 19, an air gap is formed inside the interlevel insulating film of the intra level, which is a space between the lower metal wiring layers. Compared with the conventional semiconductor device, the overall capacitance can be reduced.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.Although the preferred embodiments of the present invention have been described above, the present invention is not limited thereto, and various modifications and changes can be made within the scope of the claims and the detailed description of the invention and the accompanying drawings. Naturally, it belongs to the range of.
상술한 바와 같이 본 발명에서는 하부 금속 배선층과 상부 금속 배선층 사이의 인터레벨에 에어갭을 형성하기 때문에 종래 동일층의 금속 배선 간의 인트라레벨에 에어갭을 형성하였던 경우에 비해 에어갭의 크기를 훨씬 크게 할 수 있으며, 따라서 커패시턴스 저하폭을 크게 할 수 있어서 층간 절연막의 절연특성을 향상시키는 효과가 있다.As described above, in the present invention, since the air gap is formed at the interlevel between the lower metal wiring layer and the upper metal wiring layer, the size of the air gap is much larger than in the case where the air gap is formed at the intra level between the metal wirings of the same layer. Therefore, the capacitance reduction width can be increased, thereby improving the insulating properties of the interlayer insulating film.
또한, 기존에 사용하던 층간절연막 물질을 그대로 사용하면서도 기생 커패시턴스 값을 대폭 낮추기 때문에 저렴한 공정비용으로 고속 소자를 구현하는 효과가 있다.In addition, it is possible to implement a high-speed device at a low process cost because the parasitic capacitance value is greatly reduced while using the existing interlayer insulating film material as it is.
도 1은 인트라레벨에 에어갭이 형성된 상태를 도시한 종래의 반도체 소자 구조의 단면 구성도이고,1 is a cross-sectional configuration diagram of a conventional semiconductor device structure showing a state where an air gap is formed at an intra level.
도 2는 인터레벨에 에어갭이 형성된 상태를 도시한 본 발명의 제1 실시예에 따른 반도체 소자 구조의 단면 구성도이며,2 is a cross-sectional configuration diagram of a semiconductor device structure according to a first embodiment of the present invention showing a state where an air gap is formed at an interlevel;
도 3a 내지 3i는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정도이고,3A to 3I are process diagrams for describing a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 4a 내지 4i는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정도이며,4A to 4I are process diagrams for describing a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 5는 인터레벨에 에어갭이 형성된 상태를 도시한 본 발명의 제2 실시예에 따른 반도체 소자 구조의 단면 구성도이다.5 is a cross-sectional configuration diagram of a semiconductor device structure according to a second embodiment of the present invention showing a state where an air gap is formed at an interlevel.
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