KR20050070804A - Non-volatile memory device - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자에 관한 것이다.The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device having an injection gate having excellent durability and retention characteristics.
본 발명의 상기 목적은 반도체 기판에 나란히 배치된 다수의 활성 영역; 상기 활성 영역을 가로지르는 다수의 콘트롤 게이트; 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트; 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 형성된 플로팅 게이트; 상기 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 형성된 인젝션 게이트; 상기 콘트롤 게이트와 플로팅 게이트 사이에 개재된 ONO층; 상기 플로팅 게이트와 셀렉트 게이트 사이의 반도체 기판에 형성된 고농도 불순물 확장 영역; 상기 플로팅 게이트의 일측 하부에 형성된 소오스 영역; 상기 셀렉트 게이트의 일측 하부에 형성된 드레인 영역 및 상기 드레인 영역에 형성된 비트 라인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.The object of the invention is a plurality of active regions disposed side by side on a semiconductor substrate; A plurality of control gates across the active region; A select gate disposed in equilibrium with the control gate and across the active regions; A floating gate formed between the respective active regions and the respective control gates; An injection gate formed between a lower side of one side of the floating gate and the active region; An ONO layer interposed between the control gate and the floating gate; A high concentration impurity extension region formed in the semiconductor substrate between the floating gate and the select gate; A source region formed under one side of the floating gate; And a bit line contact formed in the drain region and a drain region formed under one side of the select gate.
따라서, 본 발명의비휘발성 메모리 소자는 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 구성하여 프로그램, 이레이즈, 리드 동작을 효과적으로 실시할 수 있다.Accordingly, the nonvolatile memory device of the present invention includes a NOR flash cell including a transistor including an injection gate at a lower side of the floating gate and a select transistor capable of eliminating problems such as over erasure, drain turn-on, and drain disturb. By configuring the array, the program, erase and read operations can be effectively performed.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 자세하게는 내구 특성과 리텐션 특성이 우수한 인젝션 게이트를 가지는 비휘발성 메모리 소자에 관한 것이다.The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device having an injection gate having excellent durability and retention characteristics.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.In general, semiconductor memory devices are classified into volatile memory and non-volatile memory. Most of volatile memory is occupied by RAM such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), and data can be input and stored when power is applied, but data cannot be saved because of volatilization when power is removed. Has On the other hand, nonvolatile memory, which is mostly occupied by ROM (Read Only Memory), is characterized in that data is preserved even when power is not applied.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.At present, in terms of process technology, nonvolatile memory devices are classified into a floating gate series and a metal insulator semiconductor (MIS) series in which two or more dielectric layers are stacked in a double or triple layer.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable 프로그램mable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.Floating gate series memory devices use potential wells to implement memory characteristics, and the simple stack-type EPROM Tunnel Oxide (ETOX), which is currently widely used as a flash electrically erasable programmable read only memory (EEPROM). And a split gate structure in which one transistor includes two transistors.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.On the other hand, the MIS series performs a memory function by using traps present at the dielectric bulk, the dielectric film-dielectric film interface, and the dielectric film-semiconductor interface. A typical example is the MONOS / SONOS (Metal / Silicon ONO Semiconductor) structure, which is mainly used as a flash EEPROM.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.A method of manufacturing a flash memory cell of the prior art will be briefly described with reference to FIG. 1. The gate oxide film 12 is formed on the semiconductor substrate 10 on which the device isolation film 11 is formed, and the first polysilicon layer 13 is formed thereon. Is used as a floating gate. A dielectric layer 15 and a second polysilicon layer 16 are formed on the floating gate 13 to use the second polysilicon layer 16 as a control gate. The metal layer 17 and the nitride film 18 are formed on the control gate 16 and patterned in a cell structure to form a flash memory cell.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.In the conventional flash memory cell as described above, the floating gate and the control gate are formed in the form of a flat plate. However, in the flash memory, it is very important to improve the erase and program characteristics of the device that the potential of the control gate is well transferred to the floating gate. In the program operation using the hot carrier of the flash memory, 0 V is applied to the source, 5 V is applied to the drain, and 9 V is applied to the control gate, and the voltage applied to the control gate is applied to the gate oxide layer as it is through the floating gate. Creating an electric field allows hot electrons to be injected into the floating gate more quickly. On the contrary, during the erase operation, -7V is applied to the control gate and about 5V to the source, and electrons in the floating gate are released to the source by Fowler-Nordheim (FN) tunneling, and the capacitance between the control gate and the floating gate is large and If the capacitance between the substrates is small, the floating gate can be kept at a lower voltage, which can release more electrons toward the source, which can speed up the erase operation. As a result, the operation becomes faster as the voltage of the floating gate becomes closer to the voltage of the control gate during the program operation or the erase operation.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.As a method of improving program and erase characteristics of a semiconductor device, there is a method of using a high dielectric constant material as a dielectric layer between a floating gate and a control gate. However, these methods have a lot of technical areas to be developed.
상기 종래의 비휘발성 소자 경우 열 전자 주입 방식(Hot Electron Injection)에 의한 프로그램 과정을 계속 수행함에 따라 열 전자에 의해 터널 산화막과 실리콘 기판의 계면, 터널 산화막 내부 또는 터널 산화막과 플로팅 게이트 계면 사이에 트랩 사이트가 생기게 되고 이러한 트랩 사이트에 의해 문턱 전압이 변화하게 된다. 또한 상기 트랩 사이트가 저장된 전하들이 빠져나가는 통로 역할을 하게 되어 저장된 전하가 빨리 소실된다. 즉 내구 특성과 리텐션 특성에 문제가 있다.In the conventional nonvolatile device, as the programming process is performed by hot electron injection, hot electrons trap the interface between the tunnel oxide film and the silicon substrate, inside the tunnel oxide film, or between the tunnel oxide film and the floating gate interface. Sites are created and these trap sites cause threshold voltages to change. In addition, the trap site serves as a passage through which the stored charges are discharged, and thus the stored charge is quickly lost. That is, there is a problem in durability and retention characteristics.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 효과적으로 구현하기 위한 비휘발성 메모리 소자를 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, it is possible to eliminate the problems such as the transistor and the over erasure problem, drain turn-on phenomenon, drain disturbance, etc. including an injection gate on the lower side of the floating gate An object of the present invention is to provide a nonvolatile memory device for effectively implementing an array of NOR flash cells including a select transistor.
본 발명의 상기 목적은 반도체 기판에 나란히 배치된 다수의 활성 영역; 상기 활성 영역을 가로지르는 다수의 콘트롤 게이트; 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트; 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 형성된 플로팅 게이트; 상기 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 형성된 인젝션 게이트; 상기 콘트롤 게이트와 플로팅 게이트 사이에 개재된 ONO층; 상기 플로팅 게이트와 셀렉트 게이트 사이의 반도체 기판에 형성된 고농도 불순물 확장 영역; 상기 플로팅 게이트의 일측 하부에 형성된 소오스 영역; 상기 셀렉트 게이트의 일측 하부에 형성된 드레인 영역 및 상기 드레인 영역에 형성된 비트 라인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.The object of the invention is a plurality of active regions disposed side by side on a semiconductor substrate; A plurality of control gates across the active region; A select gate disposed in equilibrium with the control gate and across the active regions; A floating gate formed between the respective active regions and the respective control gates; An injection gate formed between a lower side of one side of the floating gate and the active region; An ONO layer interposed between the control gate and the floating gate; A high concentration impurity extension region formed in the semiconductor substrate between the floating gate and the select gate; A source region formed under one side of the floating gate; And a bit line contact formed in the drain region and a drain region formed under one side of the select gate.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도이다.2 to 6 are process cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
먼저, 도 2에 도시된 바와 같이, P형 실리콘 기판(101) 위에 패드 산화막(102)과 질화막(103)을 차례로 성장 내지는 증착한 후 상기 질화막을 패터닝한다. 상기 질화막의 패터닝시 비휘발성 메모리 소자의 드레인 영역에만 질화막을 남겨두고 나머지 영역의 질화막은 모두 제거한다. 상기 질화막은 산화막 내지 기타 절연막으로 대치할 수 있으며, 상기 질화막은 500 내지 2500Å의 두께로 증착하는 것이 바람직하다.First, as shown in FIG. 2, the pad oxide film 102 and the nitride film 103 are sequentially grown or deposited on the P-type silicon substrate 101, and then the nitride film is patterned. When the nitride layer is patterned, the nitride layer is left only in the drain region of the nonvolatile memory device and all nitride layers in the remaining region are removed. The nitride film may be replaced with an oxide film or another insulating film, and the nitride film is preferably deposited to a thickness of 500 to 2500 kPa.
다음, 도 3에 도시된 바와 같이, 인젝션 게이트를 형성한다. 질화막이 에칭된 영역에 남아 있는 패드 산화막을 모두 제거한 후 산화공정을 통해 터널 산화막(105)을 60Å 내지 120Å의 두께로 성장시킨다. 이후 인젝션 게이트를 형성하기 위해 밴드갭(Band Gap)이 실리콘 기판보다 크고 터널 산화막(SiO2)보다 작은 인젝션 게이트용 막질을 기판의 전면에 100Å 내지 1000Å의 두께로 증착한다. 상기 인젝션 게이트용 막질을 웨이퍼 전면에 증착한 후 비등방성 블랭킷 식각으로 질화막의 측벽에 사이드월 형태의 인젝션 게이트(104)를 형성시킨다. 상기 인젝션 게이트용 막질은 밴드갭이 1.1eV 보다 크고 9.0 eV 보다 작은 물질이면 모두 사용이 가능하고, 보다 바람직하게는 Al2O3, Y2O3, HfO2 , ZrO2, BaZrO2, BaTiO3, Ta2O5, CaO, SrO, BaO, La2O3, Ce2O3, Pr2O3, Nd 2O3, Pm2O3, Sm2O3, Eu2 O3, Gd2O3, Tb2O3, Dy2O 3, Ho2O3, Er2O3, Tm2O3, Yb2O3 또는 Lu 2O3 등과 같은 산화막과 SiC, AlP, AlAs, AlSb, GaP, GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe 등과 같은 화합물 반도체를 사용할 수 있다.Next, as shown in FIG. 3, an injection gate is formed. After removing all of the pad oxide film remaining in the nitride-etched region, the tunnel oxide film 105 is grown to a thickness of 60 kPa to 120 kPa through an oxidation process. Subsequently, in order to form the injection gate, an injection gate film having a band gap larger than that of the silicon substrate and smaller than the tunnel oxide layer (SiO 2 ) is deposited to a thickness of 100 μs to 1000 μs on the entire surface of the substrate. The injection gate film is deposited on the entire surface of the wafer, and an injection gate 104 in the form of a sidewall is formed on the sidewall of the nitride film by anisotropic blanket etching. The injection gate film may be used as long as the band gap is larger than 1.1 eV and smaller than 9.0 eV, and more preferably Al 2 O 3 , Y 2 O 3 , HfO 2 , ZrO 2 , BaZrO 2 , and BaTiO 3. , Ta 2 O 5 , CaO, SrO, BaO, La 2 O 3 , Ce 2 O 3 , Pr 2 O 3 , Nd 2 O 3 , Pm 2 O 3 , Sm 2 O 3 , Eu 2 O 3 , Gd 2 O 3 , Tb 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , Er 2 O 3 , Tm 2 O 3 , Yb 2 O 3, or an oxide film such as Lu 2 O 3 and SiC, AlP, AlAs, AlSb, GaP, Compound semiconductors such as GaAs, InP, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe and the like can be used.
다음, 도 4에 도시된 바와 같이, 제 1 폴리실리콘, ONO층, 제 2 폴리 실리콘을 증착한다. 웨이퍼 전면에 플로팅 게이트용 폴리 실리콘(106)을 증착하고 상기 폴리 실리콘의 상부에 커플링 비(Coupling Ratio)를 증가시키기 위해 ONO층(107)을 형성한다. 이어 상기 ONO층의 상부에 콘트롤 게이트용 폴리 실리콘(108)을 증착한다. 상기 플로팅 게이트용 폴리 실리콘과 콘트롤 게이트용 폴리 실리콘은 모두 N형의 불순물로 도핑된 폴리 실리콘이거나 증착한 후 N형으로 도핑시킨다. 상기 터널 산화막은 인젝션 게이트 형성시 손상을 입을 가능성이 있으므로 플로팅 게이트용 폴리 실리콘을 증착하기 전에 남아 있는 터널 산화막을 제거하고 다시 증착할 수도 있다.Next, as shown in FIG. 4, the first polysilicon, the ONO layer, and the second polysilicon are deposited. A polysilicon 106 for floating gate is deposited on the front surface of the wafer, and an ONO layer 107 is formed on the polysilicon to increase a coupling ratio. Subsequently, polysilicon 108 for the control gate is deposited on the ONO layer. The polysilicon for the floating gate and the polysilicon for the control gate are both polysilicon doped with N-type impurities or doped into N-type after deposition. Since the tunnel oxide film may be damaged when the injection gate is formed, the remaining tunnel oxide film may be removed and deposited again before depositing the polysilicon for the floating gate.
다음, 도 5에 도시된 바와 같이, 제 2 폴리 실리콘, ONO층, 제 1 폴리 실리콘 및 질화막을 식각한 후 소오스/드레인 확장 영역을 형성한다. 상기 콘트롤 게이트용 폴리 실리콘의 상부에 포토레지스트를 도포하고 패터닝한 후 상기 패터닝된 포토레지스트를 식각 마스크로 상기 콘트롤 게이트용 폴리 실리콘, ONO층 및 플로팅 게이트용 폴리 실리콘을 식각하여 플로팅 게이트 및 콘트롤 게이트를 형성한다. 이어 상기 인젝션 게이트의 사이에 잔류하는 질화막을 제거한다. 상기 질화막은 건식식각 또는 인산을 이용한 습식식각으로 제거한다. 이어 상기 기판에 N형 불순물을 주입하여 소오스/드레인 확장 영역(109)을 형성한다.Next, as shown in FIG. 5, the second polysilicon, the ONO layer, the first polysilicon, and the nitride film are etched to form a source / drain extension region. After the photoresist is coated and patterned on the control silicon polysilicon, the control gate polysilicon, the ONO layer and the floating gate polysilicon are etched using the patterned photoresist as an etch mask to form a floating gate and a control gate. Form. Next, the nitride film remaining between the injection gates is removed. The nitride film is removed by dry etching or wet etching using phosphoric acid. Subsequently, an N-type impurity is implanted into the substrate to form a source / drain extension region 109.
다음, 도 6에 도시된 바와 같이, 사이드월 스페이서와 소오스/드레인 영역을 형성한다. 상기 기판에 사이드월 스페이서 형성을 위해 산화막(110)과 질화막(111)을 차례로 증착한 후 비등방성 식각을 통해 사이드월 스페이서를 형성한다. 이어 상기 게이트 및 사이드월 스페이서를 이온주입 마스크로 N형 불순물을 이온주입하여 소오스/드레인 영역(112)을 형성한다.Next, as shown in FIG. 6, sidewall spacers and source / drain regions are formed. The oxide layer 110 and the nitride layer 111 are sequentially deposited on the substrate to form sidewall spacers, and then sidewall spacers are formed through anisotropic etching. Subsequently, the source and drain regions 112 are formed by implanting N-type impurities into the gate and sidewall spacers using an ion implantation mask.
상기의 공정으로 제조된 인젝션 게이트를 포함하는 비휘발성 메모리의 동작은 프로그램시 열 전자 주입이 인젝션 게이트가 위치한 터널 산화막의 영역에서 발생한다. 인젝션 게이트의 컨덕션 밴드(Conduction Band)에 전자들이 주입되며, 상기 주입된 전자들은 더 안정된 낮은 에너지 준위인 플로팅 게이트의 컨덕션 밴드로 이동한다. 따라서 프로그램시 터널 산화막은 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막이 되며, 실제 플로팅 게이트 소자의 문턱 전압을 좌우하는 터널 산화막은 플로팅 게이트가 위치하는 곳에 존재하는 터널 산화막이다. 그러므로 프로그램시 열 전자 주입에 의해 인젝션 게이트가 위치하는 곳에 존재하는 터널 산화막 또는 계면에 트랩 사이트를 발생시키더라도 플로팅 게이트 소자의 문턱 전압에는 거의 영향을 주지 않아 내구성(Endurance) 특성이 현저히 개선된다. 또한, 주입된 전자가 저장되어 있는 플로팅 게이트의 아래에 위치하는 터널 산화막은 열 전자 주입에 의해서는 트랩 사이트가 발생하지 않으므로 트랩 사이트에 의한 리텐션(Retention) 특성이 저하되는 문제 또한 현저히 개선된다.The operation of the nonvolatile memory including the injection gate manufactured by the above process occurs when hot electron injection occurs in the region of the tunnel oxide film in which the injection gate is located during programming. Electrons are injected into the conduction band of the injection gate, which moves to the conduction band of the floating gate, which is a more stable low energy level. Therefore, during programming, the tunnel oxide layer is a tunnel oxide layer where the injection gate is located, and the tunnel oxide layer that determines the threshold voltage of the floating gate element is a tunnel oxide layer where the floating gate is located. Therefore, even if the trap site is generated at the tunnel oxide layer or the interface where the injection gate is located by hot electron injection during programming, the threshold voltage of the floating gate element is hardly influenced, thereby improving the endurance characteristic. In addition, since the trap site is not generated by the hot electron injection, the tunnel oxide film positioned below the floating gate in which the injected electrons are stored also significantly improves the problem of retention characteristics caused by the trap site.
이레이즈는 F/N 터널링 방식에 의해 플로팅 게이트에서 실리콘 기판으로 빼내어 문턱 전압을 감소시킨다. 리드는 콘트롤 게이트에 프로그램 상태의 문턱전압과 이레이즈 상태의 문턱전압 중간 정도 되는 전압을 가하여 흐르는 전류를 디텍트하여 프로그램 상태인지 이레이즈 상태인지 판별하게 된다.Erasure reduces the threshold voltage by drawing the floating gate from the floating gate to the silicon substrate by F / N tunneling. The lead detects a current flowing by applying a voltage between the threshold voltage of the programmed state and the threshold voltage of the erased state to the control gate to determine whether the program is in the programmed state or the erased state.
도 7은 본 발명에 따른 비휘발성 메모리 소자를 이용하여 셀렉트 트랜지스터를 가지는 노어형 비휘발성 메모리 셀 어레이를 구현한 도면이다.FIG. 7 illustrates a NOR type nonvolatile memory cell array having a select transistor using a nonvolatile memory device according to the present invention.
도면에 201로 표시된 셀을 선택적으로 프로그램, 리드시키는 경우와 블럭 단위로 이레이즈시키는 경우에 각각의 콘트롤 게이트 라인, 워드 라인, 비트 라인, 공통 소오스, 바디에 인가하는 전압은 표 1과 같다.Table 1 shows the voltages applied to the control gate lines, the word lines, the bit lines, the common sources, and the bodies when the cells marked 201 are selectively programmed and read, and when the cells are erased in units of blocks.
우선 소자를 선택적으로 프로그램시키는 경우를 보면 우선 콘트롤 게이트인 CG1, CG2, CG3, CG4에 Vp[V]를 가한다. 워드 라인은 WL2에만 Vwlp[V]를 인가하고 나머지 워드 라인(WL1, WL3, WL4)에는 0[V]를 가한다. 비트 라인은 BL3에만 Vblp[V]를 인가하고 나머지 비트 라인(BL1, BL2, BL4)에는 0[V]를 가한다. 공통 소오스와 바디에는 모두 0[V]를 인가한다. 상기 프로그램 바이어스 조건에서 드레인에 비트 라인 전압이 인가되는 것은 201 셀 밖에 존재하지 않기 때문에 201 셀만 공통 소오스에서 드레인으로 전류가 흘러 열 전자 주입에 의해 전자가 인젝션 게이트의 컨덕션 밴드에 주입되고 이렇게 주입된 전자들이 플로팅 게이트의 전위우물로 이동함으로써 문턱전압이 높아지는 프로그램 동작이 이루어 진다. 여기서 프로그램 동작시 콘트롤 게이트와 비트 라인, 워드 라인에 각각 인가되는 Vp, Vblp, Vwlp는 열 전자 주입 효율, 드레인 정션 브레이크 다운(Drain Junction Breakdown), 게이트 디스터브(Gate Disturb), 프로그램 전압(Program Current), 셀렉트 트랜지스터 문턱전압 등 여러 가지 요인들에 의해 최적화된 수치로 정한다.First, when the device is selectively programmed, Vp [V] is first applied to the control gates CG1, CG2, CG3, and CG4. The word line applies Vwlp [V] only to WL2 and applies 0 [V] to the remaining word lines WL1, WL3, and WL4. The bit line applies Vblp [V] only to BL3 and 0 [V] to the remaining bit lines BL1, BL2, and BL4. 0 [V] is applied to both common source and body. Since only 201 cells are applied to the drain under the program bias condition, only 201 cells have current flowing from the common source to the drain, and electrons are injected into the conduction band of the injection gate by thermal electron injection. As the electrons move to the potential well of the floating gate, a program operation is performed in which the threshold voltage is increased. Here, Vp, Vblp, and Vwlp, which are applied to the control gate, bit line, and word line during program operation, respectively, are thermal electron injection efficiency, drain junction breakdown, gate disturb, and program voltage. The optimum value is determined by various factors such as the selector threshold voltage and the select transistor threshold voltage.
이레이즈는 크게 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 방법과 플로팅 게이트에서 소스쪽으로 전자를 F/N 터널링 시켜 빼내는 방법 두 가지가 있다. 상기 표 1에서 이레이즈1은 플로팅 게이트에서 채널쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것이다. 콘트롤 게이트(CG1, CG2, CG3, CG4)에는 -Ve[V]를 가하고 바디에는 0[V] 또는 Vb[V]를 가하며 나머지 워드 라인(WL1, WL2, WL3, WL4)과 비트 라인(BL1, BL2, BL3, BL4), 공통 소오스는 모두 플로팅 시킨다. 따라서 채널에서 콘트롤 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 실리콘 기판으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다. 상기 표 2의 이레이즈2는 플로팅 게이트에서 소스쪽으로 전자를 F/N 터널링 시켜 빼내는 경우 바이어스 조건을 나타낸 것이다. 콘트롤 게이트(CG1, CG2, CG3, CG4)에는 -Ve[V]를 가하고 공통 소오스에는 0[V] 또는 Vs[V]를 가하며 나머지 워드 라인(WL1, WL2, WL3, WL4)과 비트 라인(BL1, BL2, BL3, BL4), 바디는 모두 플로팅시킨다. 따라서 소스에서 콘트롤 게이트쪽으로 강한 전계가 인가되고 이렇게 인가된 강한 전계에 의해 플로팅 게이트의 전위우물에 갇혀 있던 전자들이 F/N 터널링하여 소스쪽으로 빠져나가게 되어 문턱전압이 낮아지는 이레이즈 동작이 이루어진다.There are two methods of erasing: F / N tunneling electrons from the floating gate toward the channel and F / N tunneling electrons from the floating gate toward the source. Ease 1 in Table 1 shows a bias condition when electrons are tunneled out of the floating gate toward the channel. -Ve [V] is applied to the control gates CG1, CG2, CG3, and CG4, 0 [V] or Vb [V] is applied to the body, and the remaining word lines WL1, WL2, WL3, WL4 and bit lines BL1, BL2, BL3, BL4) and the common source are all floated. Therefore, a strong electric field is applied from the channel to the control gate, and the electrons trapped in the potential well of the floating gate are exited to the silicon substrate by F / N tunneling by the strong electric field applied to the control gate, thereby reducing the threshold voltage. Erase 2 of Table 2 shows a bias condition when the electrons are F / N tunneled out from the floating gate toward the source. -Ve [V] is applied to the control gates CG1, CG2, CG3, and CG4, 0 [V] or Vs [V] is applied to the common source, and the remaining word lines WL1, WL2, WL3, WL4 and bit lines BL1. , BL2, BL3, BL4) and the body all float. Therefore, a strong electric field is applied from the source to the control gate, and the electrons trapped in the potential well of the floating gate are exited to the source by F / N tunneling by the strong electric field applied thereto, thereby reducing the threshold voltage.
리드는 콘트롤 게이트(CG1, CG2, CG3, CG4)에 Vref를 인가하고 WL2에 Vwlr을 인가하고 BL3에 Vblr을 인가하며 나머지 워드 라인(WL1, WL3, WL4)과 비트 라인(BL1, BL2, BL4), 공통 소오스, 바디에는 모두 0[V]를 인가한다. 상기 리드 바이어스 조건에서 201 셀이 이레이즈된 상태이면 BL3에서 공통 소오스로 전류가 흐르게 되며 프로그램 상태이면 BL3에서 공통 소오스로 전류가 흐르지 않아 각각의 프로그램/이레이즈 상태를 검출해 낸다. 리드 동작시 콘트롤 게이트에 인가하는 Vref는 대개의 경우 이레이즈 상태의 문턱 전압중 가장 높은 전압과 프로그램 상태의 문턱 전압중 가장 낮은 전압의 중간 정도에 해당되는 전압을 선정한다. 그리고 리드 동작시 비트 라인에 인가하는 전압의 경우 비트 라인의 전압이 너무 높으면 리드되는 셀에 프로그램 동작이 진행될 수도 있기 때문에 대개의 경우 프로그램 동작이 진행되지 않을 정도로 낮은 전압을 인가한다.The lead applies Vref to the control gates CG1, CG2, CG3, and CG4, Vwlr to WL2, Vblr to BL3, and the remaining word lines WL1, WL3, WL4 and bit lines BL1, BL2, BL4. , 0 [V] is applied to all common sources and bodies. If the 201 cell is erased under the read bias condition, current flows from the BL3 to the common source, and if the program state is current, the current does not flow from the BL3 to the common source to detect each program / erase state. The Vref applied to the control gate during the read operation usually selects a voltage that is halfway between the highest voltage of the erased threshold voltage and the lowest voltage of the programmed voltage threshold. In the case of the voltage applied to the bit line during the read operation, if the voltage of the bit line is too high, the program operation may proceed to the cell to be read. In this case, a voltage that is low enough so that the program operation does not proceed is applied.
도 8은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃을 나타낸 도면이다. 반도체 기판에 복수개의 나란한 활성 영역(301)들이 배치된다. 상기 활성 영역들은 소자분리막(302)에 의하여 구분된다. 다수의 콘트롤 게이트 전극(303)들이 상기 활성 영역들 상부를 가로지른다. 상기 콘트롤 게이트와 평형으로 이격되어 상기 활성 영역들 상부를 가로지르는 셀렉트 게이트(304)가 배치된다. 상기 각각의 활성 영역과 상기 각각의 콘트롤 게이트 사이에 플로팅 게이트(306)가 중첩되어 있다. 상기 각각의 플로팅 게이트의 일측 하부와 상기 활성 영역 사이에 인젝션 게이트(305)가 구비되어 있다. 상기 인젝션 게이트는 셀렉트 게이트와 인접한다. 상기 각각의 셀렉트 게이트 사이에 드레인 영역이 존재하고, 상기 드레인 영역의 소정 부위에 비트 라인 콘택(307)이 존재한다. 상기 활성 영역의 상부에는 이격되어 비트 라인이 배치된다. 상기 플로팅 게이트와 상기 콘트롤 게이트 전극 사이에 ONO층이 개재되고, 상기 플로팅 게이트 및 상기 활성 영역 사이에 터널 산화막이 개재된다. 상기와 같이 형성된 구조는 드레인 영역을 기준으로 서로 대칭형태로 구성된다.8 illustrates a cell layout of a nonvolatile memory device according to the present invention. A plurality of parallel active regions 301 are disposed on the semiconductor substrate. The active regions are separated by the device isolation layer 302. A plurality of control gate electrodes 303 cross over the active regions. A select gate 304 is disposed in equilibrium with the control gate and across the active regions. A floating gate 306 overlaps between each active region and each control gate. An injection gate 305 is provided between one lower side of each floating gate and the active region. The injection gate is adjacent to the select gate. A drain region exists between each of the select gates, and a bit line contact 307 exists at a predetermined portion of the drain region. The bit lines are spaced apart from each other on top of the active region. An ONO layer is interposed between the floating gate and the control gate electrode, and a tunnel oxide film is interposed between the floating gate and the active region. The structure formed as described above is configured in a symmetrical form with respect to the drain region.
도 9는 도 8의 단위 셀(309)을 비트 라인 방향(A-A')으로 자를 경우 단면도이다. 실리콘 기판(401)위에 터널 산화막(404), 플로팅 게이트(405), 인젝션 게이트(406), ONO층(407) 및 콘트롤 게이트(408)가 있다. 상기 콘트롤 게이트의 일측에 이격되어 셀렉트 게이트(403)가 있다. 상기 셀렉트 게이트의 일측 하부에 드레인(409)영역이 형성된다. 상기 콘트롤 게이트 타측 하부에 공통 소오스(410)가 위치하며 콘트롤 게이트와 셀렉트 게이트 사이에 고농도 불순물 확장영역(413)을 함께 공유한다. 상기 드레인 영역에 비트 라인 콘택(411)이 형성되며, 상기 비트 라인 콘택은 금속 비트 라인(412)에 의해 모두 하나로 연결된다.FIG. 9 is a cross-sectional view when the unit cell 309 of FIG. 8 is cut in the bit line direction A-A '. There is a tunnel oxide film 404, a floating gate 405, an injection gate 406, an ONO layer 407, and a control gate 408 on the silicon substrate 401. There is a select gate 403 spaced apart from one side of the control gate. A drain 409 region is formed under one side of the select gate. A common source 410 is positioned below the other side of the control gate, and shares a high concentration impurity extension region 413 between the control gate and the select gate. Bit line contacts 411 are formed in the drain region, and the bit line contacts are all connected by one metal bit line 412.
도 10은 도 8의 단위 셀을 워드 라인 방향(B-B')으로 자를 경우 경우의 단면도이다. 실리콘 기판 활성영역(501)위에 터널 산화막(503)과 플로팅 게이트(504)가 위치하며 상기 터널 산화막, 플로팅 게이트, 활성영역은 소자분리막(502)에 의해 분리된다. 그리고 이렇게 분리되어 있는 터널 산화막과 플로팅 게이트를 ONO층(505)과 워드 라인(506)이 감싸는 구조로 되어 있다.FIG. 10 is a cross-sectional view when the unit cell of FIG. 8 is cut in the word line direction B-B '. The tunnel oxide layer 503 and the floating gate 504 are positioned on the silicon substrate active region 501, and the tunnel oxide layer, the floating gate, and the active region are separated by the device isolation layer 502. The ONO layer 505 and the word line 506 surround the tunnel oxide film and the floating gate thus separated.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트의 하부 일측에 인젝션 게이트를 포함하는 트랜지스터와 오버 이레이즈 문제, 드레인 턴온현상, 드레인 디스터브 등과 같은 문제를 제거할 수 있는 셀렉트 트랜지스터를 포함하는 노어 플래시 셀의 어레이를 구성하여 프로그램, 이레이즈, 리드 동작을 효과적으로 실시할 수 있다.Accordingly, the nonvolatile memory device of the present invention includes a NOR flash cell including a transistor including an injection gate at a lower side of the floating gate and a select transistor capable of eliminating problems such as over erasure, drain turn-on, and drain disturb. By configuring the array, the program, erase and read operations can be effectively performed.
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.1 is a cross-sectional view of a flash memory cell according to the prior art.
도 2 내지 도 6은 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 나타낸 공정단면도.2 to 6 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
도 7은 본 발명에 따른 비휘발성 메모리 소자의 셀 어레이.7 is a cell array of a nonvolatile memory device in accordance with the present invention.
도 8은 본 발명에 의한 비휘발성 메모리 소자의 셀 레이아웃.8 is a cell layout of a nonvolatile memory device according to the present invention.
도 9는 도 8의 A-A' 방향으로 자를 경우 단면도. FIG. 9 is a cross-sectional view taken along the line AA ′ of FIG. 8; FIG.
도 10은 도 8의 B-B' 방향으로 자를 경우 경우의 단면도. 10 is a cross-sectional view when cutting in the direction BB ′ of FIG. 8.
Claims (10)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |