KR20050069868A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 집광 능력이 우수한 CMOS 이미지 센서 및 그 제조방법에 관한 것으로, 포토다이오드가 구비된 반도체 기판과, 상기 반도체 기판 전면에 형성된 층간 절연막과, 상기 층간 절연막상에 상기 포토 다이오드에 상응한 부분에 형성된 제 1 유전막 패턴과 상기 제 1 유전막 패턴의 측벽에 형성된 제 2 유전막 패턴으로 구성된 마이크로 렌즈와, 상기 마이크로 렌즈를 포함한 상기 층간 절연막위에 형성된 제 3 유전막을 포함하여 이루어진 것이다.
Description
본 발명은 CMOS 이미지 센서 및 그 제조방법에 관한 것으로서, 보다 상세하게는 집광 능력이 우수한 CMOS 이미지 센서의 마이크로 렌즈 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
일반적인 씨모스 이미지 센서를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도이고, 도 2는 종래의 씨모스 이미지 센서의 구조 단면도이다.
일반적인 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다. 상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다. 그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다. 또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다. 따라서, 상기 제 1 nMOS 트랜지스터(T1)는 리셋 트랜지스터로 칭하고, 제 2 nMOS 트랜지스터(T2)는 드라이브용 트랜지스터, 제 3 nMOS 트랜지스터(T3)는 선택용 트랜지스터로 칭한다.
여기서, 상기 포토다이오드(PD)의 수광량이 많을수록 상기 이미지 센서의 광감도(Photo sensitivity) 특성이 양호해진다. 이에 따라, 상기 광감도를 높이기 위해 이미지 센서의 전체 면적 중에서 상기 포토다이오드의 면적이 차지하는 비율 즉, 필 팩터(fill factor)를 크게하려는 노력이 진행되어 왔다. 그러나, CMOS 이미지 센서에서 트랜지스터 등으로 구성되는 로직 회로부를 제거하는 것이 근복적으로 불가능하기 때문에 제한된 면적 내에서 상기 필 팩터를 높여야 하므로 필 팩터를 높이는데 한계가 있다.
이러한 문제에 봉착하여, 상기 광감도를 높여주기 위해 상기 포토다이오드 (PD)이외의 영역으로 입사되는 광의 경로를 변경하여 상기 포토다이오드(PD)로 집광시켜주는 집광 기술이 제안되었으며, 상기 집광 기술의 대표적인 예가 마이크로 렌즈 형성 기술이다.
상기 마이크로 렌즈를 이용한 종래의 CMOS 이미지 센서의 구조는, 도 2에 도시한 바와 같이, 소자분리막(102)에 의해 액티브 영역이 정의되는 반도체 기판(101)이 구비되고, 상기 액티브 영역의 소정 부위에 포토다이오드(103)가 형성되어 있으며, 상기 포토다이오드(103)를 포함한 기판 전면 상에 층간절연막(104)이 적층되어 있다. 도면에 도시하지 않았지만 상기 층간절연막(104)의 소정 부위에는 포토다이오드 영역 이외의 영역으로 빛이 입사되는 것을 방지하는 광차단층이 구비된다.
상기 포토 다이오드(103) 상측의 층간절연막(104)상에는 상기 포토다이오드(103)로 특정 파장의 빛을 투과시켜 전달하는 칼라필터층(105)이 구비되고, 상기 칼라필터층(105)을 포함한 층간절연막(104)상에 평탄화층(over coat layer)(106)이 형성되어 있으며, 상기 포토다이오드(103)에 대응되는 상기 평탄화층(106)위에 빛을 집광하는 마이크로 렌즈(107)가 구비된다.
이와 같은 구조를 갖는 마이크로 렌즈를 이용한 CMOS 이미지 센서는, 마이크 로 렌즈의 광축에 수평한 빛이 마이크로 렌즈에 의해서 굴절되어 광축상의 일정 위치에서 그 초점이 형성되는 구조로 이루어지는데, 1개의 이미지 센서에는 수만 개의 마이크로 렌즈가 형성되어 있으므로, 각각의 마이크로 렌즈의 특성이 동일한 효과를 낼 수 있어야 선명한 이미지를 확보할 수 있게 된다. 이에 따라, 씨모스 이미지 센서의 품질을 좌우할 정도로 마이크로 렌즈 성능의 중요성이 커지고 있다.
이와같은 종래의 CMOS 이미지 센서의 마이크로 렌즈 제조 방법을 설명하면 다음과 같다.
도 3a 내지 3d는 종래 기술에 따른 CMOS 이미지 센서의 마이크로 렌즈 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에 도시한 바와 같이, 상술한 바와 같이, 상기 포토다이오드(103) 및 칼라필터층(105)과 상기 칼라 필터층(105)을 포함한 기판 전면에 평탄화층(106)을 형성한다.
그리고, 상기 평탄화층(106)위에 감광막(Photo Resist)(107)을 도포한다.
도 3b와 같이, 포토리소그래피(Photolithograph) 공정을 이용하여 상기 감광막(107)을 선택적으로 패터닝하여 상기 포토다이오드(103) 상측의 상기 평탄화층(106)위에 복수개의 단위 마이크로 렌즈 패턴을 형성한다.
도 3c와 같이, 150℃정도의 온도에서 상기 감광막(107)을 베이킹(baking)하여 상기 단위 마이크로 렌즈 패턴이 녹아내리도록하여 볼록한 형상의 마이크로 렌즈(107a)를 형성한다.
이와 같은 공정을 통해 완성되는 CMOS 이미지 센서의 마이크로 렌즈는 감광막과 같은 동일 물질로 형성되기 때문에 공정을 단순화시킬 수 있다.
그러나, 상기와 같은 종래의 씨모스 이미지 센서 및 제조 방법에 있어서는 다음과 같은 문제점이 있었다.
즉, 상기 마이크로 렌즈가 감광막의 재질로 형성되기 때문에 열에 약하고, 이로 인해 씨모스 이미지 센서의 제조 공정 중 맨 나중에 마이크로 렌즈를 형성해야한다. 따라서, 상기 마이크로 렌즈와 상기 포토다이오드 사이에 칼라필터층, 층간절연막 및 평탄화층이 존재하기 때문에 상기 마이크로 렌즈와 상기 포토 다이오드 사이이의 거리가 크고 이로인해 마이크로 렌즈의 집광 능력이 저하된다.
둘째, 감광막 패턴을 베이킹하여 마이크로 렌즈를 형성하기 때문에 마이크로 렌즈의 곡률 반경 제어가 어렵고 전체적으로 균일한 마이크로 렌즈를 형성하기 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 감광막을 이용한 베이킹 공정에 의해 마이크로 렌즈를 형성하지 않고 유전막을 이용한 식각 공정으로 마이크로 렌즈를 형성하여 집광 능력이 우수한 CMOS 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서는, 포토다이오드가 구비된 반도체 기판과, 상기 반도체 기판 전면에 형성된 층간 절연막과, 상기 층간 절연막상에 상기 포토 다이오드에 상응한 부분에 형성된 제 1 유전막 패턴과 상기 제 1 유전막 패턴의 측벽에 형성된 제 2 유전막 패턴으로 구성된 마이크로 렌즈와, 상기 마이크로 렌즈를 포함한 상기 층간 절연막위에 형성된 제 3 유전막을 포함하여 이루어짐에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서는, 포토다이오드가 구비된 반도체 기판과, 상기 반도체 기판 전면에 형성된 층간 절연막과, 상기 포토 다이오드에 상응한 부분의 상기 층간 절연막상에 적층되어 형성된 제 1, 제 2 유전막 패턴과 상기 제 1, 제 2 유전막 패턴의 측벽에 형성된 제 3 유전막 패턴으로 구성된 마이크로 렌즈와, 상기 마이크로 렌즈를 포함한 상기 층간 절연막위에 형성된 제 4 유전막을 포함하여 이루어짐에 또 다른 특징이 있다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서의 제조 방법은, 반도체 기판의 소정 영역에 불순물 이온주입으로 포토다이오드를 형성하는 단계와, 상기 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 포토다이오드 상측에 상응하는 상기 층간 절연막위에 제 1 유전막 패턴을 형성하는 단계와, 상기 제 1 유전막 패턴의 사방 측벽에 제 2 유전막 패턴을 형성하여 상기 제 1, 제 2 유전막 패턴으로 구성되는 마이크로 렌즈를 형성하는 단계와, 상기 마이크로 렌즈를 포함한 층간 절연막위에 제 3 유전막을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 CMOS 이미지 센서의 제조 방법은, 반도체 기판의 소정 영역에 불순물 이온주입으로 포토다이오드를 형성하는 단계와, 상기 반도체 기판상에 층간 절연막을 형성하는 단계와, 상기 층간 절연막위에 제 1, 제 2 유전막을 차례로 증착하고 상기 포토다이오드 상측에 상응하는 상기 층간 절연막위에만 남도록 상기 제 1, 제 2 유전막 패턴을 형성하는 단계와, 상기 제 1, 제 2 유전막 패턴의 사방 측벽에 제 3 유전막 패턴을 형성하여 상기 제 1, 제 2, 제 3 유전막 패턴으로 구성되는 마이크로 렌즈를 형성하는 단계와, 상기 마이크로 렌즈를 포함한 층간 절연막위에 제 4 유전막을 형성하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 CMOS 이미지 센서 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서의 구조 단면도이고, 도 5a 내지 5c는 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서는, 도 4에 도시한 바와 같이, P형 에피층(301)을 구비한 P형 반도체 기판(300)에 액티브 영역을 정의하여 필드 영역에 소자분리막(302)이 형성된다. 그리고,상기 액티브 영역의 소정 영역에 수광 소자인 포토다이오드(303)가 형성된다.
상기 포토다이오드(303)가 형성된 상기 반도체 기판(300)의 에피층 전면에 층간절연막(304)이 형성되고, 상기 포토다이오드(303)에 대응되는 상기 층간절연막(304)상에 제 1 유전막 패턴(305a)과 제 2 유전막 패턴(306a)으로 구성되는 마이크로 렌즈(400)가 형성된다.
여기서, 상기 제 1 유전막 패턴(305a)은 상기 포토다이오드(303)와 동일한 면적 또는 동일한 형태를 갖도록 형성되고, 상기 제 2 유전막 패턴(306a)은 상기 제 1 유전막 패턴(305a)의 측면에 측벽 스페이서(sidewall spacer) 형상으로 형성되어 있으며, 상기 제 2 유전막 패턴(306a)은 상기 제 1 유전막 패턴(305a)보다 굴절률이 높은 물질로 형성된다. 상기 스페이서 형상의 제 2 유전막 패턴(306a)이 상기 제 1 유전막 패턴(305a)보다 굴절률이 높고 상기 제 2 유전막 패턴(306a)이 상기 포토다이오드(303)를 감싸도록 형성되므로 보다 많은 빛을 모을 수 있게 되어 집광 능력이 향상된다.
상기 제 1 유전막 패턴(305a)과 제 2 유전막 패턴(306a)으로 구성되는 마이크로 렌즈(400)를 포함한 기판 전면에 제 3 유전막(307)이 형성된다. 여기서, 상기 제 3 유전막(307)의 굴절률은 상기 제 1 유전막 패턴(305a)의 굴절률에 상응하도록 하는 것이 바람직하다.
상기 포토다이오드(303)에 대응되는 제 3 유전막(307)상에 칼라필터층(308)이 형성되고, 상기 칼라필터층(308)을 포함한 상기 제 3 유전막(307)상에 평탄화층(309)이 형성된다.
이와 같은 구조를 갖는 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하면 다음과 같다.
도 5a에 도시한 바와 같이, 반도체 기판(300)(예를 들어, p형 단결정 실리콘 기판)을 준비하여, 상기 반도체 기판(300)에 p형 에피층(epitaxial layer)(301)을 형성한다.
상기 p형 에피층(301)은 나중에 형성될 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킬 수 있도록하여 광 전하를 모으기 위한 저전압 포토다이오드(303)의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다.
이어, 상기 에피층(301)에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 소자분리막(302)을 형성한다. 그리고, 상기 소정 부위의 액티브 영역의 에피층(301)에 n형 불순물 이온을 주입하여 수광 소자인 포토다이오드(303)를 형성한다.
상기 포토다이오드(303)를 포함한 에피층(301)전면에 층간절연막(304)을 적층한다. 그 후, 도면에 도시하지 않았지만, 상기 층간절연막(304)상에 상기 포토다이오드(303) 이외의 영역으로 빛이 입사되는 것을 방지하기 위한 광차단층을 형성할 수도 있다. 여기서, 상기 층간절연막(304)은 일반적으로 가장 널리 사용되어지는 산화막 계열의 유전막질이고, 따라서 일반적인 산화막 계열의 유전막질은 굴절률이 대동소이하다.
도 5b에 도시한 바와 같이, 상기 층간절연막(304)상에 제 1 유전막(305a)을 5000 ~ 15000Å 정도의 두께로 적층한다. 여기서, 상기 제 1 유전막은 산화막 재질이 바람직하다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 제 1 유전막을 선택적으로 패터닝함으로써 상기 포토다이오드(303) 상측의 상기 층간절연막(304)상에 복수개의 제 1 유전막 패턴(305a)을 형성한다. 즉, 상기 포토 다이오드(303) 영역 상측에만 상기 제 1 유전막이 남고 나머지 부분은 제거되도록 제 1 유전막 패턴(305a)을 형성한다.
이 때, 상기 제 1 유전막 패턴(305a)은 상기 포토다이오드의 면적과 동일한 크기로 형성하며, 세부적으로 상기 제 1 유전막 패턴(305a)의 폭은 0.5 ~ 2㎛ 정도가 바람직하다. 이어, 상기 제 1 유전막 패턴(305a)을 포함한 상기 반도체 기판(300) 상부 전면에 제 2 유전막(306)을 5000 ~ 15000Å정도의 두께로 형성한다. 여기서, 상기 제 2 유전막(306)은 상기 제 1 유전막보다 굴절율이 더 큰 물질로 형성한다. 상기 제 1 유전막을 산화막 재질로 형성할 경우, 상기 제 2 유전막(306)은 질화막 재질이 바람직하다.
도 5c에 도시한 바와 같이, 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 건식 식각을 이용하여 상기 제 2 유전막(306)을 식각한다. 이 때, 상기 제 2 유전막(306)의 식각은 상기 제 1 유전막 패턴(305a)의 표면 및 상기 층간절연막(304)이 노출될 때까지 실시한다. 이에 따라, 상기 제 1 유전막 패턴(305a)의 측면에 측벽 스페이서 형상의 제 2 유전막 패턴(306a)이 형성된다. 따라서, 상기 제 1 유전막 패턴(305a)과 제 2 유전막 패턴(306a)의 구성으로 마이크로 렌즈(400)가 완성된다.
여기서, 상기 제 1 유전막의 굴절률은 1.3 ~ 1.7이고, 상기 제 2 유전막의 굴절률은 1.8 ~ 2.2 정도가 바람직하다. 그 이유는 상기 제 2 유전막 패턴(306a)이 상기 제 1 유전막 패턴(305a)의 측벽에 형성됨에 따라 상기 제 1 유전막 패턴(305a) 상부 이외의 영역 즉, 상기 포토 다이오드(303) 영역 이외의 영역에 입사되는 빛을 용이하게 굴절시켜 상기 제 1 유전막 패턴(305)의 하부 영역, 궁극적으로는 상기 포토다이오드(303) 영역으로 입사되도록 할 수 있기 때문이다.
상기 제 1 및 제 2 유전막 패턴(305a, 306a)으로 구성되는 마이크로 렌즈(400)가 형성된 상태에서, 상기 마이크로 렌즈(400)를 포함한 반도체 기판(300) 상부 전면에 제 3 유전막(307)을 적층한다. 여기서, 상기 제 3 유전막(307)은 상기 제 1 유전막과 동일한 굴절률을 갖는 물질로 형성하는 것이 바람직하다. 그래야만, 상기 제 3 유전막(307)을 통과한 빛이 상기 제 1 유전막에 그대로 입사될 수 있기 때문이다. 또한, 상기 층간절연막과 제 3 유전막의 굴절률은 동일한 것이 바람직하다.
도 5d에 도시한 바와 같이, 상기 포토다이오드(303)에 대응되는 상기 제 3 유전막(307)상에 적색(R), 녹색(G), 파랑(B)의 칼라필터층(308)을 형성한다. 상기 칼라필터층(308)은 특정 파장의 빛을 상기 마이크로 렌즈(400)을 통해 상기 포토다이오드(303)로 입사시키는 역할을 수행한다. 그런 다음, 상기 칼라필터층(308)을 포함한 기판 전면에 평탄화층(309)을 형성한다.
한편, 도 6는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 단면 구조도이고, 도 7a 내지 7e는 본 발명의 제 2 실시예에 따른 씨모스 이미지 센서의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명의 제 2 실시예에 따른 CMOS 이미지 센서는, 도 6에 도시한 바와 같이, 반도체기판(400)에 P형 에피층(401)이 형성되고, 상기 에피층(401)에 액티브 영역을 정의하여 필드 영역에 소자분리막(402)이 형성된다. 그리고, 상기 액티브 영역의 소정 영역에 수광 소자인 포토다이오드(403)가 형성된다.
상기 포토다이오드(403)가 형성된 상기 에피층(401)전면에 층간절연막(404)이 형성되고, 상기 포토다이오드(403)에 대응되는 상기 층간절연막(404)상에 제 1 유전막 패턴(405a), 제 2 유전막 패턴(406a) 및 제 3 유전막 패턴(407a)으로 구성되는 마이크로 렌즈(500)가 형성된다.
여기서, 상기 제 1 유전막 패턴(405a) 및 제 2 유전막 패턴(406a)은 차례로 적층되어 상기 포토다이오드(403)의 면적에 상응하는 면적을 갖도록 형성되고, 상기 제 3 유전막 패턴(407a)은 상기 제 1, 제 2 유전막 패턴(405a, 406a)의 측벽에 스페이서 형상으로 형성되어 있다. 상기 제 1, 제 3 유전막 패턴(405a, 407a)은 상기 제 2 유전막 패턴(406a)보다 굴절률이 높은 물질로 형성되고, 상기 제 1, 제 3 유전막 패턴(405a, 407a)은 굴절율이 동일한 물질로 형성된다.
상기 스페이서 형상의 제 3 유전막 패턴(407a)이 상기 제 2 유전막 패턴(406a)보다 굴절률이 높고 상기 제 3 유전막 패턴(407a)이 상기 포토다이오드(403) 영역 외부에 형성되므로 보다 많은 빛을 모을 수 있게 되어 집광 능력이 향상된다.
상기 제 1, 제 2, 제 3 유전막 패턴(405a, 406a, 407a)으로 구성되는 마이크로 렌즈(500)을 포함한 기판 전면에 제 4 유전막(408)이 형성된다. 여기서, 상기 제 2, 제 4 유전막(406a, 408) 및 상기 층간절연막(404)은 동일한 굴절율을 갖음이 바람직하다.
상기 포토다이오드(403)에 대응되는 제 4 유전막(408)상에 칼라필터층(409)이 형성되고, 상기 칼라필터층(409)을 포함한 상기 제 4 유전막(408)상에 평탄화층(도면에는 도시되지 않음)이 형성된다.
이와 같은 구조를 갖는 본 발명의 제 2실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하면 다음과 같다.
도 7a에 도시한 바와 같이, 반도체 기판(400) (예를 들어, p형 단결정 실리콘 기판)을 준비하여, 상기 반도체 기판(400)에 p형 에피층(epitaxial layer)(401)을 형성한다.
상기 p형 에피층(401)은 나중에 형성될 포토다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킬 수 있도록하여 광 전하를 모으기 위한 저전압 포토다이오드의 능력을 증가시키고 나아가 광감도를 개선시키는 역할을 수행한다.
이어, 상기 에피층(401)에 액티브 영역과 필드 영역을 정의하여 상기 필드 영역에 소자분리막(402)을 형성한다. 그리고, 상기 소정 부위의 액티브 영역의 에피층(401)에 n형 불순물 이온을 주입하여 수광 소자인 포토다이오드(403)를 형성한다.
상기 포토다이오드(403)를 포함한 상기 에피층(401)전면에 층간절연막(404)을 적층한다. 그 후, 도면에 도시하지 않았지만, 상기 층간절연막(404)상에 상기 포토다이오드(403) 이외의 영역으로 빛이 입사되는 것을 방지하기 위한 광차단층을 형성할 수도 있다.
상기 층간절연막(404)상에 제 1 유전막(405) 및 제 2 유전막(406)을 차례로 증착한다.
여기서, 상기 제 1 유전막(405) 및 제 2 유전막(406)은 각각 5000 ~ 15000Å 정도의 두께로 적층하고, 상기 제 1 유전막(405)는 상기 제 2 유전막(406) 및 상기 층간절연막(404)보다 굴절율이 큰 물질로 형성함이 바람직하다. 만약 상기 층간 절연막(404) 및 제 2 유전막(406)을 산화막 재질로 형성한다면, 상기 제 1 유전막(405)는 질화막으로 형성함이 바람직하다. 상기 제 1, 제 2 유전막(405, 406)의 두께는 이에 한정되는 것이 아니고 소자의 특성에 따라 조절 가능하다.
도 7b에 도시한 바와 같이, 포토리소그래피 공정 및 식각 공정을 이용하여 상기 제 1 유전막(405) 및 제 2 유전막(406)을 선택적으로 패터닝하여 상기 포토다이오드(403) 상측의 상기 층간절연막(404)상에 복수개의 제 1, 제 2 유전막 패턴(405a, 406a)을 형성한다. 즉, 상기 포토 다이오드(403) 영역 상측에만 상기 제 1, 제 2 유전막 패턴(405a, 406a)이 남고 나머지 부분은 제거되도록 한다.
이 때, 상기 제 1, 제 2 유전막 패턴(405a, 406a)은 상기 포토다이오드 영역에 상응하도록 형성하며, 세부적으로 상기 제 1, 제 2 유전막 패턴(405a, 406a)의 폭은 0.5 ~ 2㎛ 정도가 바람직하다.
도 7c에 도시한 바와 같이, 상기 제 1, 제 2 유전막 패턴(405a, 406a)을 포함한 반도체 기판(400) 상부 전면에 제 3 유전막(407)을 10000 ~ 30000Å 이상의 두께로 형성한다. 물론 상기 제 3 유전막(407)의 두께도 이에 한정되지 않고 조절 가능하다.
여기서, 상기 제 3 유전막(407)은 상기 제 1 유전막 패턴(405a)과 동일한 굴절율을 갖는 물질로 형성한다.
도 7d에 도시한 바와 같이, 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 건식 식각을 이용하여 상기 제 3 유전막(407)을 식각한다. 이 때, 상기 제 3 유전막(407)의 식각은 상기 제 2 유전막 패턴(406a)의 표면 및 상기 층간절연막(404)의 표면이 노출될 때까지 실시한다. 이에 따라, 상기 제 1, 제 2 유전막 패턴(405a, 406a)의 측벽에 스페이서 형상의 제 3 유전막 패턴(407a)이 형성된다. 따라서, 상기 제 1, 제 2, 제 3 유전막 패턴(405a, 406a, 407a)으로 구성된 마이크로 렌즈(500)가 완성된다.
여기서, 상기 제 1, 제 3 유전막 패턴(405a, 407a)의 굴절률은 1.8 ~ 2.2 정도이고, 상기 제 2 유전막의 굴절률은 1.3 ~ 1.7 정도가 바람직하다.
상기 제 1, 제 2, 제 3 유전막 패턴(405a, 406a, 407a)으로 구성되는 마이크로 렌즈(500)가 형성된 상태에서, 도 7e에 도시한 바와 같이, 상기 마이크로 렌즈(500)를 포함한 반도체 기판(400) 전면에 제 4 유전막(408)을 적층한다. 여기서, 상기 제 4 유전막(408)은 상기 제 2 유전막 패턴(406a)과 동일한 굴절률을 갖는 물질로 형성하는 것이 바람직하다.
그리고, 상기 포토다이오드(403)에 대응되는 상기 제 4 유전막(408)상에 적색(R), 녹색(G), 파랑(B)의 칼라필터층(409)을 형성한다. 상기 칼라필터층(409)은 특정 파장의 빛을 상기 마이크로 렌즈(500)을 통해 상기 포토다이오드(403)로 입사시키는 역할을 수행한다. 그런 다음, 상기 칼라필터층(409)을 포함한 기판 전면에 평탄화층(도면에는 도시되지 않음)을 형성하면 본 발명의 제 2 실시예에 따른 CMOS 이미지 센서의 제조가 완료된다.
상기에서 설명한 바와 같은 본 발명의 제 2 실시예에 따른 CMOS 이미지 센서에서는 본 발명의 제 1 실시예와 달리 상기 제 1 유전막 패턴(405a)을 더 형성한다. 따라서, 빛의 투과성이 떨어질 수 있으나, 투과성 저하는 미미한 상태이며 오히려 실리콘 질화막 등으로 제 1 유전막 패턴(405a)을 형성하므로 누설전류를 줄일 수 있는 큰 장점을 갖게 된다.
본 발명에 따른 CMOS 이미지 센서 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, CMOS 이미지 센서를 구성하는 마이크로 렌즈를 구성함에 있어서, 본 발명의 제 1 실시예에서는 상기 마이크로 렌즈를 포토다이오드 형상의 제 1 유전막 패턴과 상기 제 1 유전막 패턴의 측벽에 형성되는 제 2 유전막 패턴의 조합으로 구성하고, 상기 제 2 유전막의 굴절률이 상기 제 1 유전막의 굴절률보다 높은 물질로 형성한다. 따라서, 상기 포토다이오드 상부에서 들어오는 광은 직진성으로 그대로 포토다이오드에 포커싱되고, 포토다이오드 영역밖으로 들어오는 광들도 상기 제 2 유전막의 굴절율 때문에 포토다이오드 내로 포커싱되므로 상기 마이크로 렌즈의 집광 능력을 향상시킬 수 있게 된다.
마찬가지로, 본 발명의 제 2 실시예에도, 상기 제 1, 제 3 유전막 패턴이 제 2, 제 4 유전막보다 굴절율이 크기 때문에 상기 포토다이오드 상부에서 들어오는 광은 직진성으로 그대로 포토다이오드에 포커싱되고, 포토다이오드 영역밖으로 들어오는 광들도 상기 제 3 유전막 패턴의 굴절율 때문에 포토다이오드 내로 포커싱될 수 있어 마이크로 렌즈의 집광 능력을 향상시킬 수 있게 된다.
둘째, 상기 제 1, 제 2, 제 3, 제 4 유전막 등을 고온 공정에서 형성할 수 있으므로 마이크로 렌즈를 형성한 후에 고온 공정을 진행할 수 있고, 칼라 필터층을 형성하기 전에 마이크로 렌즈를 형성하므로 포토다이오드와 마이크로 렌즈 간의 거리를 줄일 수 있기 때문에 집광 능력을 향상시킬 수 있다.
셋째, 본 발명의 제 2 실시예에서는 마이크로 렌즈의 가운데 부분(제 1 유전물)과 모서리 부분(제 3 유전물)을 굴절율이 상대적으로 높은 실리콘 질화막으로 형성할 경우, 상기 실리콘 질화막은 내부에 H2를 다량 포함하고 있으므로 소자의 누설 전류를 감소(Device reakage current reduction) 시키는 효과를 얻을 수 있다.
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도
도 2는 종래의 포토다이오드 영역의 CMOS 이미지 센서 구조 단면도.
도 3a 내지 3c는 종래 기술에 따른 마이크로 렌즈의 제조 방법을 설명하기 위한 공정 단면도
도 4은 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서의 구조 단면도.
도 5a 내지 5d는 본 발명의 제 1 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위한 공정 단면도.
도 6는 본 발명의 제 2 실시예에 따른 CMOS 이미지 센서의 구조 단면도.
도 7a 내지 7e는 본 발명의 제 2 실시예에 따른 CMOS 이미지 센서의 제조 방법을 설명하기 위한 공정 단면도.
도면의 주요 부분에 대한 설명
300, 400 : 반도체 기판 301, 401 : 에피층
302, 402 : 소자분리막 303, 403 : 포토다이오드
304, 404 : 층간절연막 305a, 405a : 제 1 유전막 패턴
306a, 406a : 제 2 유전막 패턴 307, 407 : 제 3 유전막
407a : 제 3 유전막 패턴 308, 409 : 칼라필터층
309 : 평탄화층 408 : 제 4 유전막
Claims (29)
- 포토다이오드가 구비된 반도체 기판;상기 반도체 기판 전면에 형성된 층간 절연막;상기 층간 절연막상에 상기 포토 다이오드에 상응한 부분에 형성된 제 1 유전막 패턴과 상기 제 1 유전막 패턴의 측벽에 형성된 제 2 유전막 패턴으로 구성된 마이크로 렌즈;상기 마이크로 렌즈를 포함한 상기 층간 절연막위에 형성된 제 3 유전막을 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 제 2 유전막 패턴은 상기 제 1 유전막 패턴보다 더 높은 굴절률을 갖음을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 제 2 유전막 패턴의 높이는 5000~15000Å 인 것을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 제 1 유전막 패턴과 제 3 유전막 패턴은 굴절률이 동일한 것을 특징으로 하는 CMOS 이미지 센서.
- I제 1 항에 있어서,상기 제 1 유전막의 굴절률은 1.3~1.7이고, 상기 제 2 유전막의 굴절률은 1.8~2.2 인 것을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 제 1 유전막 패턴의 사이즈는 상기 포토다이오드 영역의 폭과 동일함을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 제 1 유전막 패턴은 산화막 재질로 형성되며, 상기 제 2 유전막 패턴은 질화막 재질로 형성된 것을 특징으로 하는 CMOS 이미지 센서.
- 제 1 항에 있어서,상기 포토다이오드에 상응하는 상기 제 3 유전막위에 칼라 필터층이 더 형성됨을 특징으로 하는 CMOS 이미지 센서.
- 포토다이오드가 구비된 반도체 기판;상기 반도체 기판 전면에 형성된 층간 절연막;상기 포토 다이오드에 상응한 부분의 상기 층간 절연막상에 적층되어 형성된 제 1, 제 2 유전막 패턴과 상기 제 1, 제 2 유전막 패턴의 측벽에 형성된 제 3 유전막 패턴으로 구성된 마이크로 렌즈;상기 마이크로 렌즈를 포함한 상기 층간 절연막위에 형성된 제 4 유전막을 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 제 1, 제 3 유전막 패턴은 상기 제 2, 제 4 유전막 패턴보다 더 높은 굴절률을 갖음을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 제 1 유전막 패턴과 제 3 유전막 패턴의 굴절율은 동일함을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 제 1, 제 3 유전막의 굴절률은 1.8 ~ 2.2 이고, 상기 제 2, 제 4 유전막의 굴절률은 1.3~1.7인 것을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 제 1, 제 2 유전막 패턴의 사이즈는 상기 포토다이오드 영역과 상응함을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 제 1, 제 3 유전막 패턴은 질화막 재질로 형성되며, 상기 제 2, 제 4 유전막 패턴은 산화막 재질로 형성된 것을 특징으로 하는 CMOS 이미지 센서.
- 제 9 항에 있어서,상기 포토다이오드에 상응하는 상기 제 3 유전막위에 칼라 필터층이 더 형성됨을 특징으로 하는 CMOS 이미지 센서.
- 반도체 기판의 소정 영역에 불순물 이온주입으로 포토다이오드를 형성하는 단계;상기 반도체 기판상에 층간 절연막을 형성하는 단계;상기 포토다이오드 상측에 상응하는 상기 층간 절연막위에 제 1 유전막 패턴을 형성하는 단계;상기 제 1 유전막 패턴의 사방 측벽에 제 2 유전막 패턴을 형성하여 상기 제 1, 제 2 유전막 패턴으로 구성되는 마이크로 렌즈를 형성하는 단계;상기 마이크로 렌즈를 포함한 층간 절연막위에 제 3 유전막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 2 유전막 패턴은 상기 제 1 유전막보다 높은 굴절률을 갖음을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 1 유전막과 제 3 유전막은 굴절률이 동일한 물질로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 1 유전막의 굴절률은 1.3~1.7이고, 상기 제 2 유전막의 굴절률은 1.8~2.2인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 1 유전막 패턴은 산화막 재질로 형성하며, 상기 제 2 유전막 패턴은 질화막 재질로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 1 유전막 패턴의 크기는 상기 포토다이오드에 상응하는 크기로 형성함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 포토다이오드 상측의 상기 제 3 유전막위에 칼라필터층을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 반도체 기판의 소정 영역에 불순물 이온주입으로 포토다이오드를 형성하는 단계;상기 반도체 기판상에 층간 절연막을 형성하는 단계;상기 층간 절연막위에 제 1, 제 2 유전막을 차례로 형성하고 상기 포토다이오드 상측에 상응하는 상기 층간 절연막위에만 남도록 상기 제 1, 제 2 유전막 패턴을 형성하는 단계;상기 제 1, 제 2 유전막 패턴의 사방 측벽에 제 3 유전막 패턴을 형성하여 상기 제 1, 제 2, 제 3 유전막 패턴으로 구성되는 마이크로 렌즈를 형성하는 단계;상기 마이크로 렌즈를 포함한 층간 절연막위에 제 4 유전막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 23 항에 있어서,상기 제 1, 제 3 유전막 패턴은 상기 제 2, 제 4 유전막보다 높은 굴절률을 갖는 물질로 형성함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 23 항에 있어서,상기 제 1 유전막 패턴과 제 3 유전막 패턴은 굴절률이 동일한 물질로 형성하는 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 23 항에 있어서,상기 제 1, 제 3 유전막의 굴절률은 1.8~2.2이고, 상기 제 2, 제 4 유전막의 굴절률은 1.3~1.7인 것을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 23 항에 있어서,상기 제 1, 제 3 유전막 패턴은 질화막 재질로 형성하고, 상기 제 2, 제 4 유전막 패턴은 산화막 재질로 형성함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 16 항에 있어서,상기 제 1, 제 2 유전막 패턴의 크기는 상기 포토다이오드에 상응하는 크기로 형성함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
- 제 23 항에 있어서,상기 포토다이오드 상측의 상기 제 4 유전막위에 칼라필터층을 형성하는 단계를 더 포함함을 특징으로 하는 CMOS 이미지 센서의 제조방법.
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