KR20050069515A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 플래시 메모리 셀 영역과 로직 영역의 트렌치에 산화막의 소자 분리막을 형성하는 한편, 상기 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역의 트렌치에 질화막의 소자 분리막을 형성한다.The present invention provides a semiconductor device and a method of manufacturing the same. As a result, an isolation layer of an oxide film is formed in the trenches of the flash memory cell region and the logic region of the semiconductor substrate, and an isolation layer of the nitride film is formed in the trench of the boundary region between the flash memory cell region and the logic region.
따라서, 본 발명은 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 소자 분리막을 중복 노출시키더라도 상기 경계 영역의 소자 분리막의 식각 손실을 방지할 수 있고 나아가 상기 경계 영역의 소자 분리막의 상부면에 홈부가 발생하는 것을 방지할 수 있으므로 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 경계 영역의 소자 분리막 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지할 수 있다. 그 결과, 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.Accordingly, the present invention prevents the etching loss of the device isolation layer of the boundary region even when the device isolation layer of the boundary region is overlapped when performing the subsequent process of forming the gate electrode on the memory cell region and the logic region, respectively. In addition, since grooves can be prevented from occurring in the upper surface of the device isolation film in the boundary region, a polycrystalline silicon layer, a photoresist, or the like may be formed on the device isolation film in the boundary region even if the subsequent process after the gate electrode forming process is continued. Residues and contaminants can be prevented from remaining. As a result, the reliability of the shallow trench isolation process can be improved and the yield of semiconductor devices can be improved.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역에 형성된 트렌치의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a device for preventing the remaining of a contaminant on a device isolation film of a trench formed in a boundary region between a flash memory cell region and a logic region. It relates to a manufacturing method.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다. 상기 플래시 메모리 소자는 최근에 들어, 하나의 동일한 반도체 기판에 플래시 메모리 셀 영역과 로직 영역이 공존하는 구조를 갖는다.In general, semiconductor memory devices are classified into random access memory (RAM) and read only memory (ROM). The RAM is a volatile and fast data input and output, such as dynamic random access memory (DRAM) and static random access memory (SRAM), which erases data stored over time. Once the ROM has stored the data, it remains in that state, but the input and output of the data is slow. The ROM is subdivided into a ROM, a programmable ROM (PROM), an erasable PROM (EPROM), and an electrically erasable PROM (EEPROM). Recently, the demand for EEPROM that can electrically program or erase data is increasing rapidly. The cell of the flash memory having the EEPROM or the batch erase function has a stack-type gate structure in which a floating gate and a control gate are stacked. Recently, a flash memory device has a structure in which a flash memory cell region and a logic region coexist on one same semiconductor substrate.
한편, 상기 플래시 메모리 소자의 제조 방법에는 통상적으로 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 사용되고 있다. 상기 샐로우 트렌치 아이솔레이션 공정은 로코스(LOCOS: local oxidation of silicon) 공정과 같은 종래의 아이솔레이션 공정에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.In the meantime, a shallow trench isolation (STI) process is commonly used in the method of manufacturing the flash memory device. The shallow trench isolation process is highly advantageous for high integration of semiconductor devices because it has better device isolation characteristics and a smaller occupied area than a conventional isolation process such as a local oxidation of silicon (LOCOS) process.
그런데, 종래에는 반도체 기판의 플래시 메모리 셀 영역과 로직 영역과 이들 사이의 경계 영역의 트렌치에 모두 동일한 산화막의 소자 분리막을 형성하므로 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 트렌치 내의 소자 분리막은 중복 노출에 따라 중복 식각됨으로써 심하게 식각 손실되므로 상기 소자 분리막의 상부면에 홈부가 다발한다.However, in the related art, since the isolation layer of the same oxide film is formed in both the flash memory cell region and the logic region of the semiconductor substrate and the boundary region therebetween, a subsequent process for forming gate electrodes on the memory cell region and the logic region, respectively When proceeding, since the isolation layer in the trench of the boundary region is severely etched away by overlapping etching due to overlapping exposure, grooves are bunched on the upper surface of the isolation layer.
그러므로, 이후의 후속 공정을 계속 진행할 경우, 상기 소자 분리막의 홈부에 다결정 실리콘층이나 감광막 등의 잔존물이 잔존하는데, 이는 상기 반도체 기판의 오염원으로 작용함으로써 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 저하시키고 나아가 반도체 소자의 수율을 저하시킨다.Therefore, when the subsequent process is continued, residues such as a polycrystalline silicon layer or a photoresist film remain in the groove portion of the device isolation film, which act as a contaminant of the semiconductor substrate, thereby lowering the reliability of the shallow trench isolation process and furthermore, the semiconductor. Lowering the yield of the device.
따라서, 본 발명의 목적은 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역의 소자 분리막을 식각 손실로부터 보호함으로써 상기 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지하는데 있다.Accordingly, an object of the present invention is to prevent the residue of the pollutant from remaining on the device isolation layer by protecting the device isolation layer in the boundary region between the flash memory cell region and the logic region from etching loss.
본 발명의 다른 목적은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the reliability of the shallow trench isolation process.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다. Another object of the present invention is to improve the yield of semiconductor devices.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는The semiconductor device according to the present invention for achieving the above object is
플래시 메모리 셀 영역과 로직 영역 및 플래시 메모리 셀 영역과 로직 영역사이의 경계 영역을 갖는 반도체 기판; 상기 반도체 기판의 경계 영역의 제 1 트렌치에 형성된, 제 1 갭 필링 절연막의 제 1 소자 분리막; 상기 반도체 기판의 플래시 메모리 셀 영역의 제 2 트렌치에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막의 제 2 소자 분리막; 및 상기 반도체 기판의 로직 영역의 제 3 트렌치에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막의 제 3 소자 분리막을 포함하는 것을 특징으로 한다.A semiconductor substrate having a flash memory cell region and a logic region and a boundary region between the flash memory cell region and the logic region; A first device isolation film of the first gap filling insulating film formed in the first trench of the boundary region of the semiconductor substrate; A second device isolation layer of the second gap filling insulation layer formed in the second trench of the flash memory cell region of the semiconductor substrate with a large etching selectivity with respect to the first gap filling insulation layer; And a third device isolation layer of the second gap filling insulation layer having a high etching selectivity with respect to the first gap filling insulation layer formed in the third trench of the logic region of the semiconductor substrate.
바람직하게는, 상기 제 1 갭 필링 절연막은 질화막으로 구성되고 상기 제 2 갭 필링 절연막은 산화막으로 구성될 수 있다.Preferably, the first gap filling insulating film may be formed of a nitride film and the second gap filling insulating film may be formed of an oxide film.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object is
반도체 기판의 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역에 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 내의 반도체 기판과 함께 상기 제 1 트렌치 외측의 반도체 기판 상에 라이너 산화막을 형성하는 단계; 상기 제 1 트렌치를 갭 필링하도록 상기 라이너 산화막 상에 제 1 갭 필링 절연막을 적층하는 단계; 사진식각공정을 이용하여 상기 플래시 메모리 셀 영역과 로직 영역의 트렌치 형성 영역 상의 제 1 갭 필링 절연막과 라이너 산화막 및 반도체 기판을 식각함으로써 제 2, 3 트렌치를 형성하는 단계; 상기 제 2, 3 트렌치를 갭 필링하도록 상기 제 2, 3 트렌치의 내부와 함께 상기 제 2, 3 트렌치 외측의 제 1 갭 필링 절연막 상에 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막을 적층하는 단계; 상기 제 2 갭 필링 절연막을 평탄화시킴으로써 상기 제 2, 3 트렌치에 각각 제 2, 3 소자 분리막을 형성하는 단계; 및 상기 제 1 트렌치 외측의 제 1 갭 필링 절연막을 제거시킴으로써 상기 제 1 트렌치에 제 1 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a first trench in a boundary region between a flash memory cell region and a logic region of the semiconductor substrate; Forming a liner oxide film on the semiconductor substrate outside the first trench together with the semiconductor substrate in the first trench; Depositing a first gap filling insulating film on the liner oxide to gap fill the first trench; Forming second and third trenches by etching a first gap filling insulating film, a liner oxide film, and a semiconductor substrate on the trench formation regions of the flash memory cell region and the logic region using a photolithography process; A second gap having a large etching selectivity with the first gap filling insulating film on the first gap filling insulating film outside the second and third trenches together with the inside of the second and third trenches to gap fill the second and third trenches Stacking a peeling insulating film; Forming second and third device isolation layers in the second and third trenches by planarizing the second gap filling insulating film; And forming a first device isolation layer in the first trench by removing the first gap filling insulating layer outside the first trench.
바람직하게는, 상기 제 1 갭 필링 절연막으로서 질화막을 적층하고 상기 제 2 갭 필링 절연막으로서 산화막을 적층할 수 있다.Preferably, a nitride film may be stacked as the first gap filling insulating film and an oxide film may be stacked as the second gap filling insulating film.
따라서, 본 발명은 반도체 기판의 플래시 메모리 셀 영역과 로직 영역에 각각 게이트 전극을 형성하는 공정을 진행하더라도 상기 경계 영역 상의 소자 분리막이 중복 식각되는 것을 방지함으로써 상기 경계 영역의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지할 수 있다.Therefore, the present invention prevents overlapping etching of the device isolation layer on the boundary region even when the gate electrodes are formed in the flash memory cell region and the logic region of the semiconductor substrate, respectively. This remaining can be prevented.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다.1 is a cross-sectional structural view showing a semiconductor device according to the present invention.
도 1을 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13) 사이의 경계 영역(12)에 제 1 트렌치(17)가 형성되고, 상기 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13)에 각각 제 2, 3 트렌치(25),(27)가 형성된다.Referring to FIG. 1, in the semiconductor device of the present invention, a first trench 17 is formed in the boundary region 12 between the flash memory cell region 11 and the logic region 13 of the semiconductor substrate 10. Second and third trenches 25 and 27 are formed in the flash memory cell region 11 and the logic region 13 of the semiconductor substrate 10, respectively.
또한, 상기 제 1 트렌치(17)에 라이너 산화막(19)을 개재하며 제 1 소자 분리막(35)이 형성되고, 상기 제 2, 3 트렌치(25),(27)에 라이너 산화막(29)을 개재하며 제 2, 3 소자 분리막(31),(33)이 형성된다.In addition, a first device isolation layer 35 is formed through the liner oxide layer 19 in the first trench 17, and a liner oxide layer 29 is interposed in the second and third trenches 25 and 27. Second and third device isolation layers 31 and 33 are formed.
또한, 상기 제 1 소자 분리막(35)은 상기 제 1 트렌치(17)를 갭 필링하기 위한 제 1 갭 필링 절연막, 예를 들어 질화막으로 구성된다. 상기 제 2, 3 소자 분리막(31),(33)은 상기 제 2, 3 트렌치(25),(27)를 갭 필링하기 위한 제 2 갭 필링 절연막, 예를 들어 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 산화막으로 구성된다.In addition, the first device isolation layer 35 may include a first gap filling insulating layer, for example, a nitride layer, for gap filling the first trench 17. The second and third device isolation layers 31 and 33 may have a second gap filling insulating layer for gap filling the second and third trenches 25 and 27, for example, the first gap filling insulating layer. It is composed of an oxide film having a large etching selectivity.
따라서, 본 발명은 상기 반도체 기판의 플래시 메모리 셀 영역과 로직 영역에 각각 게이트 전극을 형성하는 공정을 진행하더라도 상기 경계 영역 상의 소자 분리막이 중복 식각되는 것을 방지함으로써 상기 경계 영역의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지할 수 있다.Therefore, the present invention prevents overlapping etching of the device isolation layer on the boundary region even when the gate electrodes are formed in the flash memory cell region and the logic region of the semiconductor substrate, thereby causing contamination on the device isolation layer of the boundary region. Residues can be prevented from remaining.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2F are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판을 준비한다. 여기서, 반도체 기판(10)은 플래시 메모리 소자를 위한 플래시 메모리 셀 영역(11), 로직 영역(13) 및 이들 사이의 경계 영역(12)으로 구분된다.Referring to FIG. 2A, first, a semiconductor substrate 10, for example, a single crystal silicon substrate is prepared. The semiconductor substrate 10 is divided into a flash memory cell region 11, a logic region 13, and a boundary region 12 therebetween for a flash memory device.
이후, 상기 경계 영역(12)의 노출을 위한 식각 마스크층, 예를 들어 감광막(15)의 패턴을 상기 반도체 기판(10) 상에 형성하고, 상기 감광막(15)의 패턴 외측의 경계 영역(12)의 반도체 기판(10)을 건식 식각공정에 의해 원하는 깊이로 식각시킴으로써 제 1 트렌치(17)를 형성한다.Subsequently, a pattern of an etch mask layer for exposing the boundary region 12, for example, the photosensitive layer 15, is formed on the semiconductor substrate 10, and the boundary region 12 outside the pattern of the photosensitive layer 15 is formed. The first trenches 17 are formed by etching the semiconductor substrate 10) to a desired depth by a dry etching process.
도 2b를 참조하면, 이어서, 도 2a의 감광막(15)의 패턴을 제거함으로써 상기 경계 영역(12)의 제 1 트렌치(17)의 내부와 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13)을 노출시킨다.Referring to FIG. 2B, the interior of the first trench 17 of the boundary region 12 and the flash memory cell region 11 and the logic region 13 are then removed by removing the pattern of the photoresist film 15 of FIG. 2A. Expose
그런 다음에, 상기 제 1 트렌치(17)의 내부와 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13) 상에 라이너 산화막(19)을 예를 들어 열산화공정에 의해 형성한다.Then, a liner oxide film 19 is formed on the inside of the first trench 17 and on the flash memory cell region 11 and the logic region 13 by, for example, a thermal oxidation process.
여기서, 상기 라이너 산화막(19)은 상기 제 1 트렌치(17)의 형성을 위한 식각공정에서 발생한, 제 1 트렌치(17) 내의 반도체 기판(10)의 식각 손상을 치유한다. 또한, 상기 라이너 산화막(19)은 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13) 상에 형성될 도 2b의 질화막(21)과 반도체 기판(10) 사이의 스트레스를 완화시키는 역할을 한다.Here, the liner oxide layer 19 heals the etch damage of the semiconductor substrate 10 in the first trenches 17 generated in the etching process for forming the first trenches 17. In addition, the liner oxide layer 19 may reduce stress between the nitride layer 21 and the semiconductor substrate 10 of FIG. 2B to be formed on the flash memory cell region 11 and the logic region 13.
그런 다음, 상기 제 1 트렌치(17)를 갭 필링(gap filling)하도록 하기 위해 상기 제 1 트렌치(17)의 내부와 함께 상기 플래시 메모리 셀 영역(11)과 로직 영역(13) 상에 예를 들어 화학 기상 증착 공정에 의해 제 1 갭 필링 절연막, 예를 들어 질화막(21)을 적층한다. 이어서, 상기 질화막(21)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화시킨다.Then, for example, on the flash memory cell region 11 and the logic region 13 together with the interior of the first trench 17 to allow gap filling of the first trench 17. The first gap filling insulating film, for example, the nitride film 21 is laminated by a chemical vapor deposition process. Next, the nitride film 21 is planarized by a planarization process, for example, a chemical mechanical polishing process.
도 2c를 참조하면, 이후, 상기 플래시 메모리 셀 영역(11)과 로직 영역(13)의 트렌치 형성 영역을 노출하기 위한 식각 마스크층, 예를 들어 감광막(23)의 패턴을 상기 질화막(21) 상에 형성한다.Referring to FIG. 2C, a pattern of an etch mask layer, for example, a photoresist layer 23, for exposing the trench formation regions of the flash memory cell region 11 and the logic region 13 is formed on the nitride layer 21. To form.
이어서, 예를 들어, 건식 식각공정을 이용하여 상기 감광막(23)의 패턴 외측의 질화막(21)과 라이너 산화막(19) 및 반도체 기판(10)을 식각시킴으로써 상기 플래시 메모리 셀 영역(11)에 제 2 트렌치(25)를 형성함과 아울러 상기 로직 영역(13)에 제 3 트렌치(27)를 형성한다.Subsequently, for example, the nitride film 21, the liner oxide film 19, and the semiconductor substrate 10 outside the pattern of the photoresist film 23 may be etched using a dry etching process to etch the flash memory cell region 11. A second trench 25 is formed, and a third trench 27 is formed in the logic region 13.
도 2d를 참조하면, 그런 다음, 도 2c의 감광막(23)의 패턴을 제거함으로써 상기 질화막(21)을 노출시킨다.Referring to FIG. 2D, the nitride film 21 is then exposed by removing the pattern of the photosensitive film 23 of FIG. 2C.
이어서, 예를 들어 열산화공정을 이용하여 상기 제 2, 3 트렌치(25),(27) 내의 반도체 기판(10)에 라이너 산화막(29)을 형성함으로써 상기 제 2, 3 트렌치(25),(27)의 형성 때에 발생한, 상기 제 2, 3 트렌치(25),(27) 내의 반도체 기판(10)의 식각 손상을 치유한다.Subsequently, the second and third trenches 25, (by forming a liner oxide film 29 on the semiconductor substrate 10 in the second and third trenches 25 and 27 using, for example, a thermal oxidation process. The etching damage of the semiconductor substrate 10 in the second and third trenches 25 and 27, which occurs when the 27 is formed, is cured.
이후, 상기 제 2, 3 트렌치(25),(27)를 갭 필링하도록 하기 위해 상기 제 2, 3 트렌치(25),(27)의 내부와 함께 상기 질화막(21) 상에 예를 들어 화학 기상 증착 공정에 의해 제 2 갭 필링 절연막을 적층한다. 이때, 상기 제 2 갭 필링 절연막으로는 상기 제 1 갭 필링 절연막인 질화막과의 식각 선택비가 큰 절연막, 예를 들어 산화막을 적층하다. 그 다음, 상기 산화막을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등에 의해 평탄화시킴으로써 상기 제 2, 3 트렌치(25),(27)에 각각 산화막의 제 2, 3 소자 분리막(31),(33)을 형성함과 아울러 상기 제 2, 3 트렌치(25),(27) 외측의 질화막(21)을 노출시킨다.Subsequently, for example, a chemical vapor phase on the nitride film 21 together with the interior of the second and third trenches 25 and 27 to gap fill the second and third trenches 25 and 27. The second gap filling insulating film is laminated by the vapor deposition process. In this case, an insulating film having a large etching selectivity with respect to the nitride film as the first gap filling insulating film, for example, an oxide film, is stacked as the second gap filling insulating film. Next, the oxide film is planarized by a planarization process, for example, a chemical mechanical polishing process or the like, so that the second and third trenches 25 and 27 are separated from the second and third device isolation films 31 and 33 of the oxide film, respectively. In addition, the nitride film 21 outside the second and third trenches 25 and 27 is exposed.
도 2e를 참조하면, 이후, 도 2d의 질화막(21)을 예를 들어, 인산을 이용한 습식 식각공정에 의해 제거함으로써 상기 제 1 트렌치(17)에 질화막의 제 1 소자 분리막(35)을 형성함과 아울러 상기 제 1 트렌치(17) 외측의 라이너 산화막(19)을 노출시킨다.Referring to FIG. 2E, the first device isolation layer 35 of the nitride film is formed in the first trench 17 by removing the nitride film 21 of FIG. 2D by, for example, a wet etching process using phosphoric acid. In addition, the liner oxide film 19 outside the first trench 17 is exposed.
도 2f를 참조하면, 이어서, 도 2e의 라이너 산화막(19)을 예를 들어 불산을 이용한 습식 식각공정에 의해 제거함으로써 상기 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13)의 액티브 영역을 노출시킨다.Referring to FIG. 2F, the flash memory cell region 11 and the logic region 13 of the semiconductor substrate 10 are then removed by removing the liner oxide film 19 of FIG. 2E by, for example, a wet etching process using hydrofluoric acid. Expose the active area of the.
따라서, 본 발명은 상기 경계 영역(12)의 제 1 트렌치(17)에 질화막의 제 1 소자 분리막(35)을 형성하고, 상기 플래시 메모리 셀 영역(11)과 로직 영역(13)의 제 2, 3 트렌치(25),(27)에 각각 산화막의 제 2, 3 소자 분리막(31),(33)을 형성하므로 상기 메모리 셀 영역(11)과 로직 영역(13) 상에 각각 게이트 전극(미도시)을 형성하기 위한 후속 공정을 진행할 때, 상기 제 1 소자 분리막(35)은 중복 노출되더라도 심하게 식각 손실되는 것을 방지할 수 있고 나아가 상기 제 1 소자 분리막(35)의 상부면에 홈부가 발생하는 것을 방지할 수 있다.Therefore, in the present invention, the first device isolation layer 35 of the nitride layer is formed in the first trench 17 of the boundary region 12, and the second, second, and third regions of the flash memory cell region 11 and the logic region 13 are formed. The second and third device isolation layers 31 and 33 of the oxide film are formed in the third trenches 25 and 27, respectively, so that gate electrodes (not shown) are formed on the memory cell region 11 and the logic region 13, respectively. ), The first device isolation layer 35 can be prevented from being severely etched away even if the first device isolation layer 35 is overlapped, and furthermore, a groove portion is formed on the upper surface of the first device isolation layer 35. You can prevent it.
따라서, 본 발명은 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 제 1 소자 분리막(35) 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지하므로 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.Accordingly, the present invention prevents the residues and contaminants such as polycrystalline silicon layer or photoresist film from remaining on the first device isolation layer 35 even if the subsequent process after the gate electrode forming process is continued. The reliability can be improved and the yield of semiconductor elements can be improved.
이후, 도면에 도시하지 않았지만, 통상적인 제조 공정을 이용하여 플래시 메모리 셀 영역과 로직 영역의 액티브 영역 상에 게이트 전극 등을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다. 설명의 편의상, 이에 대한 상세한 설명은 생략하기로 한다.Subsequently, although not shown in the drawings, a gate electrode or the like is formed on the active region of the flash memory cell region and the logic region using a conventional manufacturing process to complete the manufacturing process of the semiconductor device of the present invention. For convenience of description, detailed description thereof will be omitted.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 플래시 메모리 셀 영역과 로직 영역의 트렌치에 산화막의 소자 분리막을 형성하는 한편, 상기 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역의 트렌치에 질화막의 소자 분리막을 형성한다.As described above in detail, the method of fabricating a semiconductor device according to the present invention forms a device isolation film of an oxide film in a trench of a flash memory cell region and a logic region of a semiconductor substrate, and a boundary between the flash memory cell region and a logic region. An isolation film of a nitride film is formed in the trench in the region.
따라서, 본 발명은 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 소자 분리막을 중복 노출시키더라도 상기 경계 영역의 소자 분리막의 식각 손실을 방지할 수 있고 나아가 상기 경계 영역의 소자 분리막의 상부면에 홈부가 발생하는 것을 방지할 수 있으므로 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 경계 영역의 소자 분리막 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지할 수 있다. 그 결과, 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.Accordingly, the present invention prevents the etching loss of the device isolation layer of the boundary region even when the device isolation layer of the boundary region is overlapped when performing the subsequent process of forming the gate electrode on the memory cell region and the logic region, respectively. In addition, since grooves can be prevented from occurring in the upper surface of the device isolation film in the boundary region, a polycrystalline silicon layer, a photoresist, or the like may be formed on the device isolation film in the boundary region even if the subsequent process after the gate electrode forming process is continued. Residues and contaminants can be prevented from remaining. As a result, the reliability of the shallow trench isolation process can be improved and the yield of semiconductor devices can be improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다. On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.1 is a cross-sectional structural view showing a semiconductor device according to the present invention.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2F are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
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