KR20050069217A - Esd protection circuit using coupling inter-poly - Google Patents
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Abstract
본 발명은 필드 산화막/커플링 인터-폴리를 이용한 이에스디 개선 회로를 이용하여 반도체 장치의 손상을 막아주는 이에스디 보호 회로에 관한 것이다.The present invention relates to an ESD protection circuit which prevents damage to a semiconductor device by using an ESD improvement circuit using a field oxide film / coupling inter-poly.
본 발명의 커플링 인터-폴리를 이용한 이에스디 개선 회로는 외부 정전기원이 입력되는 재핑 패드; 상부는 금속배선을 통해 상기 패드의 출력단에 연결되고 하부는 인버터의 pn 접합부와 연결되는 유전체 및 입력되는 신호에 따라 구동되며 pn 접합부가 유전체의 하부와 연결된 인버터로 이루어짐에 기술적 특징이 있다.The ESD improvement circuit using the coupling inter-poly of the present invention includes a zapping pad to which an external electrostatic source is input; The upper part is connected to the output terminal of the pad through a metal wiring, the lower part is driven in accordance with the input signal and the dielectric connected to the pn junction of the inverter and the pn junction is made of an inverter connected to the lower portion of the dielectric.
따라서, 본 발명의 커플링 인터-폴리를 이용한 이에스디 개선 회로는 필드 산화막/인터-폴리 캐패시터 커플링을 이용하여 낮은 전압에서 스트레스 커런트를 배출하여 반도체 장치의 손상을 막아주는 이에스디 보호 회로로서 스냅백(Snapback)이 발생했을 때의 높은 단위 너비당 동작 전류를 이용함으로써, 출력단의 트랜지스터의 면적을 줄일 수 있는 효과가 있으며 반도체 장치의 특성상 큰 너비의 출력단 트랜지스터를 쓸 수 없는 경우에 특히 유용하다.Accordingly, the ISSD improvement circuit using the coupling inter-poly of the present invention uses a field oxide / inter-poly capacitor coupling to snap out an ESD current at low voltage to prevent damage to the semiconductor device. By using a high operating current per unit width when a back occurs, the area of the transistor in the output terminal can be reduced, and it is particularly useful when a large width output terminal transistor cannot be used due to the characteristics of the semiconductor device.
Description
본 발명은 커플링(Coupling) 인터-폴리(Inter-Poly)를 이용한 이에스디(ESD) 개선 회로에 관한 것으로, 보다 자세하게는 외부에서 들어온 스트레스(Stress)를 두꺼운 필드 산화막(Field oxide) 위에 형성된 인터-폴리층을 통하여 커플링시켜 주울 열(Joule Heating)을 줄이는 이에스디 개선 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ESD improvement circuit using a coupling Inter-Poly, and more particularly, to form an interstitial stress formed on a thick field oxide film. It is related to an ESD circuit for reducing Joule heating by coupling through a poly layer.
반도체 장치가 고집적화됨에 따라 소오스 및 드레인 영역으로 이용되는 불순물 영역과 배선 폭이 감소되고, 반도체장치의 입출력 단자는 과도전압 또는 얇은 게이트산화막으로 인한 항복전압(breakdown voltage)의 저하 등에 따른 정전방전(ESD : Electro Static Discharge)에 의해 파괴되기 쉽다.As semiconductor devices are highly integrated, impurity regions and wiring widths used as source and drain regions are reduced, and the input / output terminals of semiconductor devices are subjected to electrostatic discharge (ESD) due to a drop in breakdown voltage due to a transient voltage or a thin gate oxide film. : It is easy to be destroyed by Electro Static Discharge.
모스(MOS : Metal-Oxide Semiconductor) 트랜지스터의 게이트전극은 얇은 산화막을 절연체로하여 소자의 다른 부분과 하나의 캐패시터를 구성하게 된다. 이 캐패시터의 양단에 걸린 전압이 일정 값을 넘어서게 되면 절연막에는 과도한 크기의 전장이 형성되게 되고 비가역적인 파괴현상이 일어나게 된다. 모스 트랜지스터에서 산화막이 견딜 수 있는 최대 전계의 크기는 6 MV/cm 이고 이를 50 nm정도의 두께를 갖는 구조로 환산하면 30 V 정도가 된다. 이 정도 크기의 전압은 회로주변에서 발생하는 미세한 양의 정전기에 의해서도 매우 쉽게 형성될 수 있다. 트랜지스터를 파괴할 수 있는 전하의 양은 앞의 수치에서 본 바와 같이 매우 작은 값이므로 모스회로에서는 입구단자에 걸리는 전압을 일정범위 내로 유지하기 위한 목적과 또한 정전파괴현상이 일어나지 아니하도록 보호회로가 필요하게 된다. 정전현상이 매우 짧은 시간동안 계속되며 그 전압값이 매우 높으면 회로에 흐르는 전류밀도의 피크값 역시 높아지게 된다. 이때 ESD로 부터 내부회로로 연결되는 배선통로에 저항을 확산영역으로 형성하고 이 저항이 금속과 확산영역의 접점을 통하여 패드에 연결되어 있으면 이 접점에서 과다한 열이 발생하게 되고 금속인 알루미늄과 실리콘 사이에 합금현상이 일어나 pn 접합이 상하게 되고 단락이 일어나게 된다. 또한 전류밀도가 아주 높게 되면 전자이동현상(electromigration)이 발생하게 된다.The gate electrode of a MOS transistor includes a thin oxide film as an insulator and forms a capacitor with another part of the device. If the voltage across the capacitor exceeds a certain value, an excessively large electric field is formed in the insulating film, and irreversible breakage occurs. The maximum electric field that an oxide film can withstand in a MOS transistor is 6 MV / cm, which is about 30 V when converted into a structure having a thickness of about 50 nm. Voltages of this magnitude can be very easily formed by minute amounts of static electricity generated around the circuit. Since the amount of charge that can destroy the transistor is very small as seen in the previous figures, the MOS circuit requires a protection circuit to maintain the voltage across the inlet terminal within a certain range and to prevent electrostatic breakdown. do. The outage lasts for a very short time, and if the voltage is very high, the peak value of the current density flowing through the circuit is also high. At this time, if a resistance is formed as a diffusion region in the wiring path connected from the ESD circuit to the internal circuit, and this resistance is connected to the pad through the contact between the metal and the diffusion region, excessive heat is generated at this contact, and the metal between aluminum and silicon An alloying phenomenon occurs at the pn junction, resulting in damage to the pn junction. In addition, when the current density is very high, electromigration occurs.
도 1 은 종래 기술에 따른 반도체장치의 ESD 보호회로의 단면도이다. 도 1을 참조하면, P형의 반도체기판(10)에 형성된 P형 웰(well, 11)의 소정 부분에 소자격리용 필드 산화막(12)을 형성하여 소자의 활성영역, 즉, 내부 회로의 노말트랜지스터가 형성될 영역(도시안됨)과 패드부와 연결되는 ESD 보호트랜지스터를 형성한다. 이러한 이디에스 보호회로용 트랜지스터는 게이트절연막(13)을 개재한 게이트(14), 이에스디 차지(charge)를 패드(도시 안됨) 일측에서 알루미늄 배선과 드레인 콘택플러그(18)를 통해 연결된 제 1 n+ 졍션(15, 드레인 혹은 콜렉터)과 그라운드 또는 VSS와 연결된 제 2 n+ 졍션(16, 소스 혹은 이미터)로 구성되어 있다. 이때 제 1 n+ 졍션(15)과 p 웰(11)졍션 모서리에 높은 전계가 형성되는 것을 방지하기 위하여 드레인 콘택(18)과 게이트절연막(13) 및 게이트(14) 사이의 거리는 4 - 5 ㎛ 정도의 공간(DCGS1)을 확보한다.1 is a cross-sectional view of an ESD protection circuit of a semiconductor device according to the prior art. Referring to FIG. 1, an element isolation field oxide film 12 is formed in a predetermined portion of a P type well 11 formed in a P type semiconductor substrate 10 to form an active region of a device, that is, a normal of an internal circuit. A region (not shown) where the transistor is to be formed and an ESD protection transistor connected to the pad part are formed. The transistor for this ESD protection circuit includes a gate 14 interposed between the gate insulating layer 13 and a first n + connected with an aluminum wire and a drain contact plug 18 at one side of a pad (not shown). And a second n + section 16 (source or emitter) connected to ground or VSS. At this time, the distance between the drain contact 18 and the gate insulating film 13 and the gate 14 is about 4-5 μm to prevent the formation of a high electric field at the corners of the first n + junction 15 and the p well 11 section. Secure the space DCGS1.
그리고 고농도로 도핑된 p+ 제 3 졍션 또는 기판(1)은 베이스 역할을 하며, 제 2 졍션(5)은 다시 도선으로 연결되어 그라운드 된다.또한 패드 타측은 내부회로와 전기적으로 연결된다. 입출력보호회로의 동작을 살펴보면, ESD 펄스가 입력핀 및 드레인 콘택(18)을 통하여 드레인(15)에 인가되면 기생 바이폴라 트랜지스터가 턴온(turn on)되어 ESD 펄스를 분산시켜준다.The heavily doped p + third section or substrate 1 serves as a base, and the second section 5 is connected to ground again by a conductive line. The other side of the pad is electrically connected to the internal circuit. Referring to the operation of the input / output protection circuit, when the ESD pulse is applied to the drain 15 through the input pin and the drain contact 18, the parasitic bipolar transistor is turned on to distribute the ESD pulse.
그러나 상기와 같은 종래기술은 입출력 보호회로의 크기를 더이상 축소하기 어려우며, 만약 DCG가 작아질 경우 입력 캐패시턴스의 증가, 레이아웃 면적 증가에 의한 고속동작 불량 등 ESD 회로의 성능저하를 초래하는 문제점이 있었다.However, the prior art as described above, it is difficult to reduce the size of the input and output protection circuit anymore, if the DCG is small, there is a problem that causes the performance of the ESD circuit, such as an increase in input capacitance, poor high-speed operation by increasing the layout area.
또한 도 2 역시 종래의 EDS 보호 회로에 관한 것으로서, 참조부호 2는 각종 외부 정전기원이 입력되는 패드를 나타낸 것이고, 이런 외부 정전기원으로부터 내부 회로를 보호하기 위한 회로이다. 도시한 바와 같이 바이폴라 트랜지스터(TR1)와, 저항 R1과 R2를 거쳐 MOS트랜지스터(MN1)(MN2)가 설치되고, MP1과 MN3로 이루어진 인버터를 통해 내부회로에 적정한 입력전압이 인가된다.In addition, Figure 2 also relates to a conventional EDS protection circuit, 2 denotes a pad to which various external electrostatic sources are input, a circuit for protecting the internal circuit from such an external electrostatic source. As shown in the figure, the MOS transistors MN1 and MN2 are provided through the bipolar transistor TR1 and the resistors R1 and R2, and an appropriate input voltage is applied to the internal circuit through an inverter composed of MP1 and MN3.
그러나 상기의 종래기술은 새로운 보호 장치를 집적회로에 추가로 설계하여야 하기 때문에 직접회로의 면적이 커지는 문제점이 있었다.However, the above-described prior art has a problem in that the area of the integrated circuit is increased because a new protection device must be additionally designed in the integrated circuit.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 두꺼운 필드 산화막 위에 형성된 인터-폴리층을 통하여 외부에서 들어온 스트레스를 커플링시켜 게이트의 전위를 높여주어 보다 낮은 전압에서 스트레스 커런트를 뽑아 줌으로써 주울 열을 줄일 수 있으며 출력단의 트랜지스터의 면적을 줄일 수 있는 커플링 인터-폴리를 이용한 이에스디 개선 회로를 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the above problems of the prior art, by coupling the stress from the outside through the inter-poly layer formed on the thick field oxide film to increase the potential of the gate to reduce the stress current at a lower voltage SUMMARY OF THE INVENTION An object of the present invention is to provide an IC improvement circuit using a coupling inter-poly which can reduce joule heat and reduce an area of a transistor at an output stage by drawing.
본 발명의 상기 목적은 외부 정전기원이 입력되는 재핑 패드; 상부는 금속배선을 통해 상기 재핑 패드의 출력단에 연결되고 하부는 인버터의 pn 접합부와 연결되는 유전체 및 입력되는 신호에 따라 구동되며 pn 접합부가 유전체의 하부와 연결된 인버터로 이루어진 커플링 인터-폴리를 이용한 이에스디 개선 회로에 의해 달성된다.The object of the present invention is a zapping pad to which an external electrostatic source is input; The upper part is connected to the output terminal of the zapping pad through a metal wiring, and the lower part is driven according to the input signal and the dielectric connected to the pn junction of the inverter. This is achieved by the ESD improvement circuit.
상기 유전체는 상부는 인터-폴리로 이루어져 재핑 패드의 출력단과 연결되고 하부는 필드 산화막으로 이루어져 게이트의 하부에 형성되는 pn 접합부와 연결되어 캐패시터 역할을 한다.The dielectric is inter-poly and connected to the output terminal of the zapping pad, and the lower part is connected to the pn junction formed at the bottom of the gate by the field oxide layer to serve as a capacitor.
또한 상기 패드와 연결된 금속배선은 패드와 같은 물질을 사용하거나 폴리사이드를 사용할 수 있다.In addition, the metal wire connected to the pad may use the same material as the pad or use polyside.
또한 상기 인버터는 p모스형과 n모스형 트랜지스터로 구성되며 p모스형 트랜지스터와 n모스형 트랜지스터로 인해 pn접합부가 형성된다.The inverter is composed of a p-MOS transistor and an n-MOS transistor, and a pn junction is formed by the p-MOS transistor and the n-MOS transistor.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항을 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Details of the above objects and technical configurations of the present invention and the effects thereof will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 3은 본 발명에 의한 반도체 소자의 정전방전 개선 회로의 동작원리를 나타낸 개략적인 회로도이다. EDS 스트레스의 실패 이유는 열적 손상이 주된 것으로 이 때 열은 주울 열에 의한 것이다. 따라서 J=t*V*I이며 이러한 열손상을 줄이기 위해서는 작은 시간에 낮은 전압으로 전류를 배출하는 방법이 필요하므로 도 3과 같은 회로를 사용하면 되는 것이다. 도 3을 살펴보면 재핑 패드(100)를 통해서 스트레스가 인가된다. 이 때 스트레스 인가시 발생되는 전하들은 한 개의 저항을 통과하여 필드 산화막/인터-폴리 캐패시터(200)에 순간적으로 충전되고 상기 필드 산화막/인터-폴리 캐패시터(200)에 충전된 +, - 전하들은 두 개의 모스형 트랜지스터로 이루어진 인버터(300)의 pn 접합(301)부로 이동을 하게 된다. 상기 pn 접합부(301)로 이동된 전하들에 의해 pn 접합부(301)의 전위차가 높아지게 되며 상기 pn 접합부(301)의 전위차 상승으로 인해 게이트 1과 게이트 2의 전위가 0V 이상으로 높아지게 된다. 따라서 상기와 같이 높아진 게이트의 전위는 낮은 입력 전압으로 스냅백을 일으켜 낮은 전압으로 스트레스 커런트를 배출하게 되는 것이다. 3 is a schematic circuit diagram showing the operation principle of the electrostatic discharge improvement circuit of the semiconductor device according to the present invention. The reason for the failure of EDS stress is mainly due to thermal damage, which is caused by joule heat. Therefore, since J = t * V * I and a method of discharging current at a low voltage in a small time is required in order to reduce such thermal damage, the circuit shown in FIG. 3 may be used. 3, stress is applied through the zapping pad 100. At this time, the charges generated when the stress is applied are instantaneously charged in the field oxide film / inter-poly capacitor 200 through one resistance, and the +, − charges charged in the field oxide film / inter-poly capacitor 200 are two. The pn junction 301 of the inverter 300 composed of two MOS transistors is moved. Due to the charges transferred to the pn junction 301, the potential difference of the pn junction 301 is increased, and the potentials of the gate 1 and the gate 2 become higher than 0V due to the potential difference of the pn junction 301. Therefore, the increased potential of the gate causes snapback at a low input voltage to discharge stress current at a low voltage.
도 4는 본 발명에 의한 유전체(220)가 적용된 정전방전 구조의 단면을 나타낸 것이다. 도 4에서와 같이 본 발명의 유전체는 필드 산화막과 인터-폴리층으로 이루어져 캐패시터의 역할을 한다. 상부에 있는 인터/폴리층은 금속배선을 통해 재핑 패드로부터 받은 전하를 금속배선을 통해 다시 pn 접합부로 보내주며 하부의 필드 산화막은 게이트와 연결되어 형성된 pn 접합부와 연결되어 있다.4 is a cross-sectional view of an electrostatic discharge structure to which the dielectric material 220 according to the present invention is applied. As shown in FIG. 4, the dielectric of the present invention is composed of a field oxide film and an inter-poly layer to serve as a capacitor. The upper inter / poly layer transmits the charges received from the zapping pads through the metal wires to the pn junctions through the metal wires, and the bottom field oxide layer is connected to the pn junctions connected to the gates.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above-described embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 커플링 인터-폴리를 이용한 이에스디 개선 회로는 필드 산화막/인터-폴리 캐패시터 커플링을 이용하여 낮은 전압에서 스트레스 커런트를 배출하여 반도체 장치의 손상을 막아주는 이에스디 보호 회로로서 스냅백(Snapback)이 발생했을 때의 높은 단위 너비당 동작 전류를 이용함으로써, 출력단의 트랜지스터의 면적을 줄일 수 있는 효과가 있으며 반도체 장치의 특성상 큰 너비의 출력단 트랜지스터를 쓸 수 없는 경우에 특히 유용하다. Accordingly, the ISSD improvement circuit using the coupling inter-poly of the present invention uses a field oxide / inter-poly capacitor coupling to snap out an ESD current at low voltage to prevent damage to the semiconductor device. By using a high operating current per unit width when a back occurs, the area of the transistor in the output terminal can be reduced, and it is particularly useful when a large width output terminal transistor cannot be used due to the characteristics of the semiconductor device.
도 1은 종래기술에 의한 반도체 장치의 EDS 보호 회로의 단면도.1 is a cross-sectional view of an EDS protection circuit of a semiconductor device according to the prior art.
도 2는 종래기술에 의한 반도체소자의 정전방전(EDS) 보호 회로의 개략적인 회로도.2 is a schematic circuit diagram of an electrostatic discharge (EDS) protection circuit of a semiconductor device according to the prior art.
도 3은 본 발명에 의한 반도체 소자의 정전방전 개선 회로의 개략적인 회로도.3 is a schematic circuit diagram of an electrostatic discharge improvement circuit of a semiconductor device according to the present invention.
도 4는 본 발명에 의한 유전체가 적용된 정전방전 구조의 단면도.4 is a cross-sectional view of an electrostatic discharge structure to which a dielectric according to the present invention is applied.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
100 : 재핑 패드 200 : 인터-폴리 캐패시터 100: zapping pad 200: inter-poly capacitor
210 : 필드 산화막 220 : 유전체210: field oxide film 220: dielectric
300 : 인버터 310 : pn 접합부300: inverter 310: pn junction
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |