KR20050068576A - Test device in a nand type flash memory device and method of testing using the same - Google Patents
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Abstract
본 발명은 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법에 관한 것으로, 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 일반 접합 구조로 이루어진 기준 스트링과, 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 LDD 구조로 이루어진 비교 스트링을 구비하고, 두 스트링의 누설 전류를 비교함으로써, GIDL과 정션 누설 전류/채널 누설 전류를 용이하게 구분할 수 있다. The present invention relates to a test device for a NAND flash memory device and a test method using the same. The present invention relates to a reference string having a source / drain of a string select transistor and a source select transistor having a general junction structure, and a source of a string select transistor and a source select transistor. It is possible to easily distinguish between GIDL and junction leakage current / channel leakage current by having a comparison string having a / drain having an LDD structure and comparing leakage currents of the two strings.
또한, 셀 정션 BV(Breakdown Voltage)를 측정하기 위해 셀 밀러(Cell Miller)에서 콘택 부분의 플러그 이온주입 여부를 패턴으로 구별함으로써, 모든 누설 전류를 구분할 수 있다. In addition, in order to measure the cell junction breakdown voltage (BV), all leakage currents can be distinguished by distinguishing whether a plug ion is injected into a contact portion of a contact portion in a cell miller.
따라서, 이를 통해 프로그램 방해(Program disturbance) 특성을 보다 쉽게 개선할 수 있다. Therefore, this can more easily improve the program disturbance characteristic.
Description
본 발명은 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법에 관한 것으로, 특히 프로그램 방해(Program disturbance) 특성을 향상시킬 수 있는 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법에 관한 것이다. The present invention relates to a test device for a NAND flash memory device and a test method using the same, and more particularly, to a test device for a NAND flash memory device capable of improving program disturbance characteristics and a test method using the same.
난드 플래쉬 메모리 소자에서 프로그램 방해(Program disturbance) 측정 방법에서 누설 전류 때문에 채널 부스팅 레벨(Channel boosting level)을 찾기가 어렵다. 이는, ONO/터널 산화막/채널 캐패시턴스 등이 분배되어 부스팅되는데, 이 전압을 측정할려고 팁(Tip)을 대는 동시에 팁을 통해 전압이 사라져버린다. 그래서, 이 전압을 직접 측정할 수가 없다. It is difficult to find the channel boosting level due to leakage current in the program disturbance measurement method in NAND flash memory devices. In this case, the ONO / tunnel oxide / channel capacitance and the like are distributed and boosted, and while the tip is applied to measure the voltage, the voltage disappears through the tip. Thus, this voltage cannot be measured directly.
채널 부스팅 레벨이 높으면 프로그램 방해를 덜 받는데, 부스팅 레벨은 채널 캐패시턴스가 작고 ONO/터널 산화막 캐패시턴스가 크고 누설 전류가 작을 때 높아진다. 그러나, 누설 전류 중에서 GIDL(Gate Induced Drain Leakage)과 정션 누설 전류/채널 누설 전류를 구별하기가 어려운 문제점이 있다. Higher channel boosting levels result in less program interruption, which is higher when the channel capacitance is small, the ONO / tunnel oxide capacitance is high, and the leakage current is small. However, it is difficult to distinguish between gate induced drain leakage (GIDL) and junction leakage current / channel leakage current among leakage currents.
이에 대하여, 본 발명이 제시하는 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법은 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 일반 접합 구조로 이루어진 기준 스트링과, 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 LDD 구조로 이루어진 비교 스트링을 구비하고, 두 스트링의 누설 전류를 비교함으로써, GIDL과 정션 누설 전류/채널 누설 전류를 용이하게 구분할 수 있다. In contrast, the test device of the NAND type flash memory device and the test method using the same according to the present invention provide a reference string in which a source / drain of a string select transistor and a source select transistor have a general junction structure, a string select transistor, and a source select transistor. The source / drain of having a comparison string having an LDD structure, and comparing the leakage current of the two strings, can easily distinguish between GIDL and junction leakage current / channel leakage current.
또한, 셀 정션 BV(Breakdown Voltage)를 측정하기 위해 셀 밀러(Cell Miller)에서 콘택 부분의 플러그 이온주입 여부를 패턴으로 구별함으로써, 모든 누설 전류를 구분할 수 있다. In addition, in order to measure the cell junction breakdown voltage (BV), all leakage currents can be distinguished by distinguishing whether a plug ion is injected into a contact portion of a contact portion in a cell miller.
따라서, 이를 통해 프로그램 방해(Program disturbance) 특성을 보다 쉽게 개선할 수 있다. Therefore, this can more easily improve the program disturbance characteristic.
본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 테스트 소자는 소오스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터의 소오스/드레인이 플래쉬 셀의 소오스/드레인과 동일한 제1 스트링, 및 소오스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터의 소오스/드레인이 LDD 구조로 이루어진 제2 스트링을 포함한다. The test device of the NAND type flash memory device according to the embodiment of the present invention includes a first string in which the source / drain of the source select drain and the drain select transistor is the same as the source / drain of the flash cell, and the source of the source select transistor and the drain select transistor. The / drain includes a second string of LDD structures.
본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 테스트 소자를 이용한 테스트 방법은 상기의 테스트 소자가 제공되는 단계와, 제1 스트링 및 제2 스트링의 누설 전류를 각각 측정하는 단계, 및 누설 전류의 차이에 따라 누설 전류의 종류와 발생 원인을 판단하는 단계를 포함한다. According to an embodiment of the present invention, a test method using a test element of a NAND flash memory device includes the steps of providing the above test device, measuring leakage currents of the first string and the second string, and And determining the type and cause of leakage current according to the difference.
여기서, 누설 전류는 GIDL과 정션 누설 전류/채널 누설 전류로 구분될 수 있다. Here, the leakage current may be divided into GIDL and junction leakage current / channel leakage current.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법을 설명하기 위한 소자의 단면도들이다.1A to 1B are cross-sectional views illustrating a test device and a test method using the same of a NAND flash memory device according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 기준 스트링은 반도체 기판(101)의 활성 영역에 형성된 소오스/드레인과 같은 접합 영역들(102, 103 및 104)과, 반도체 기판(101) 상에 접합 영역들(102, 103 및 104)과 수직 방향으로 형성된 드레인 셀렉트 라인(Drain Select Line; DSL), 워드 라인들(WLa1 내지 WLan), 및 소오스 셀렉트 라인(Drain Select Line; SSL)으로 이루어진다. 그리고, 워드 라인들(WLa1 내지 WLan) 하부의 반도체 기판(101)에는 채널 영역(105)이 형성된다. Referring to FIG. 1A, the reference string includes junction regions 102, 103 and 104, such as source / drain, formed in the active region of the semiconductor substrate 101, and junction regions 102, 103 on the semiconductor substrate 101. And a drain select line (DSL), word lines (WLa1 to WLan), and a source select line (SSL) formed in a direction perpendicular to 104. In addition, a channel region 105 is formed in the semiconductor substrate 101 under the word lines WLa1 to WLan.
도 1b를 참조하면, 비교 스트링은 반도체 기판(101)의 활성 영역에 형성된 소오스/드레인과 같은 접합 영역들(120, 130 및 104)과, 반도체 기판(101) 상에 접합 영역들(120, 130 및 104)과 수직 방향으로 형성된 드레인 셀렉트 라인(DSL), 워드 라인들(WLb1 내지 WLbn), 및 소오스 셀렉트 라인(SSL)으로 이루어진다. 그리고, 워드 라인들(WLb1 내지 WLbn) 하부의 반도체 기판(101)에는 채널 영역(105)이 형성된다. Referring to FIG. 1B, the comparison string includes junction regions 120, 130, and 104, such as source / drain, formed in the active region of the semiconductor substrate 101, and junction regions 120, 130 on the semiconductor substrate 101. And a drain select line DSL, word lines WLb1 to WLbn, and a source select line SSL formed in a direction perpendicular to 104. The channel region 105 is formed in the semiconductor substrate 101 under the word lines WLb1 to WLbn.
한편, 비교 스트링에서는, 드레인 셀렉트 라인(DDL)과 소오스 셀렉트 라인(SSL)에 인접하여 형성되는 접합 영역들(120 및 130)을 일반적인 접합 영역(102)과 저농도의 접합 영역(102a)으로 이루어진 LDD(Lightly Doped Drain) 구조로 형성한다. 즉, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터의 소오스/드레인을 LDD 구조로 형성한다. On the other hand, in the comparison string, the LDDs formed of the junction region 120 and 130 formed adjacent to the drain select line DDL and the source select line SSL are formed of a general junction region 102 and a low concentration junction region 102a. (Lightly Doped Drain) structure. That is, the source / drain of the drain select transistor and the source select transistor is formed in the LDD structure.
상기와 같이, 기준 스트링과 비교 스트링에 포함된 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터의 소오스/드레인을 서로 다른 구조로 형성한 상태에서 누설 전류를 측정한다. As described above, the leakage current is measured in a state where the source / drain of the drain select transistor and the source select transistor included in the reference string and the comparison string are formed in different structures.
누설 전류를 측정하여, 기준 스트링과 비교 스트링에서 측정된 누설 전류의 량이 같은지 다른지에 따라 누설 전류의 종류와 발생 원인을 쉽게 판단할 수 있다. GIDL과 정션 누설 전류/채널 누설 전류를 용이하게 구분할 수 있다. By measuring the leakage current, it is easy to determine the type and cause of leakage current according to whether the amount of leakage current measured in the reference string and the comparison string is the same or different. It is easy to distinguish between GIDL and junction leakage current / channel leakage current.
또한, 셀 정션 BV(Breakdown Voltage)를 측정하기 위해 셀 밀러(Cell Miller)에서 콘택 부분의 플러그 이온주입 여부를 패턴으로 구별함으로써, 모든 누설 전류를 구분할 수 있다. (좀 더 구체적으로 어떻게 구별하는지 보충이 된다면 발명의 완성도를 높일 수 있을 것 같습니다.)In addition, in order to measure the cell junction breakdown voltage (BV), all leakage currents can be distinguished by distinguishing whether a plug ion is injected into a contact portion of a contact portion in a cell miller. (If you supplement how to distinguish more specifically, I think I can increase the completeness of the invention.)
따라서, 이를 통해 프로그램 방해(Program disturbance) 특성을 보다 쉽게 개선할 수 있다. Therefore, this can more easily improve the program disturbance characteristic.
상술한 바와 같이, 본 발명은 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 일반 접합 구조로 이루어진 기준 스트링과, 스트링 선택 트랜지스터와 소오스 선택 트랜지스터의 소오스/드레인이 LDD 구조로 이루어진 비교 스트링을 구비하고, 두 스트링의 누설 전류를 비교함으로써, GIDL과 정션 누설 전류/채널 누설 전류를 용이하게 구분할 수 있다. As described above, the present invention includes a reference string in which the source / drain of the string select transistor and the source select transistor have a general junction structure, and a comparison string in which the source / drain of the string select transistor and the source select transistor have an LDD structure. By comparing the leakage currents of the two strings, the GIDL and junction leakage current / channel leakage current can be easily distinguished.
또한, 셀 정션 BV(Breakdown Voltage)를 측정하기 위해 셀 밀러(Cell Miller)에서 콘택 부분의 플러그 이온주입 여부를 패턴으로 구별함으로써, 모든 누설 전류를 구분할 수 있다. In addition, in order to measure the cell junction breakdown voltage (BV), all leakage currents can be distinguished by distinguishing whether a plug ion is injected into a contact portion of a contact portion in a cell miller.
따라서, 이를 통해 프로그램 방해(Program disturbance) 특성을 보다 쉽게 개선할 수 있다. Therefore, this can more easily improve the program disturbance characteristic.
도 1a 내지 도 1b는 본 발명의 실시예에 따른 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한 테스트 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1B are cross-sectional views illustrating a test device and a test method using the same of a NAND flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102, 103, 104 : 접합 영역101: semiconductor substrate 102, 103, 104: junction region
102a, 103a : 저농도 접합 영역 120, 130 : LDD 구조의 소오스/드레인102a, 103a: low concentration junction region 120, 130: source / drain of LDD structure
105 : 채널 영역 105: channel area
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