KR20050066846A - A mask of a semiconductor device, and a pattern forming method thereof - Google Patents
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Abstract
본 발명은 반도체 마스크 내에 들어있는 개별 칩들을 자동으로 분리하여 마스크 노광시 원하는 크기의 칩으로 반도체 기판에 노광함으로써 반도체 웨이퍼 수율을 높일 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 마스크는, 복수 개의 칩으로 구성되는 마스크 샷의 칩 가장자리 프레임(Frame) 각각의 영역에 배치되는 제1 정렬 마크; 및 선택적인 노광을 위해 상기 칩과 칩 사이의 프레임 영역에 추가 삽입되는 제2 정렬 마크를 포함하며, 여기서, 상기 추가 삽입된 제2 정렬 마크는 상기 제1 정렬 마크와 동일한 위치에 생성되는 정렬 마크를 적어도 1개 이상 포함하는 것을 특징으로 한다. 본 발명에 따르면, 반복되는 복수개의 칩으로 구성되는 마스크 샷 노광시, 개별 칩을 분할 노광할 수 있으므로, 반도체 웨이퍼에 노광되는 전체 다이(Net Die) 수를 증가시킬 수 있고, 또한, 정렬 마크만을 추가 삽입하여 노광하므로, 별도의 마스크를 제작할 필요가 없고, 한번의 노광 절차로 샷 노광이 가능하며, 반도체 소자의 수율을 개선할 수 있다.The present invention relates to a mask of a semiconductor device and a method of forming a pattern thereof, by automatically separating individual chips contained in a semiconductor mask and exposing the semiconductor substrate to a semiconductor substrate with a chip having a desired size upon mask exposure. A mask of a semiconductor device according to the present invention may include a first alignment mark disposed in each area of a chip edge frame of a mask shot including a plurality of chips; And a second alignment mark additionally inserted in the frame region between the chip and the chip for selective exposure, wherein the additionally inserted second alignment mark is created at the same position as the first alignment mark. It characterized in that it comprises at least one or more. According to the present invention, since the individual chips can be dividedly exposed during mask shot exposure composed of a plurality of repeated chips, the total number of dies exposed to the semiconductor wafer can be increased, and only the alignment marks By inserting and exposing additionally, it is not necessary to manufacture a separate mask, shot exposure is possible by one exposure procedure, and the yield of a semiconductor element can be improved.
Description
본 발명은 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 마스크 내에 들어있는 개별 칩들을 자동으로 분리하여 마스크 노광시 원하는 크기의 칩으로 반도체 기판에 노광하여, 반도체 웨이퍼 수율을 높일 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask of a semiconductor device and a pattern forming method thereof, and more particularly, to individually isolate individual chips contained in a semiconductor mask and to expose the semiconductor wafer with a chip having a desired size during mask exposure, thereby increasing semiconductor wafer yield. A mask of a semiconductor element which can be heightened, and its pattern formation method.
일반적으로, 반도체 포토 리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 된다. 이를 위해 광학 근접 보상(Optical Proximity Correction) 기술과 위상반전 마스크(Phase Shifting Mask) 기술이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화시킬 수 있는 여러 방법들이 모색되고 있다.In general, semiconductor photolithography technology allows precise control of the mask design so that the amount of light projected onto the mask can be properly adjusted. To this end, optical proximity compensation and phase shifting mask technologies have emerged, and various methods for minimizing light distortion due to the pattern shape drawn on the mask have been sought.
최근 248㎚ 또는 194㎚의 원자외선 파장(Wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬 수 있는 실질적인 기술들이 등장하였다. 또한, 최근에는 반도체 기판에 노광되는 노광 다이(Die) 수를 최대한 늘리기 위해 샷 맵(Shot Map)을 효율적으로 배치하는 것도 중요한 기술로 등장하고 있다.In recent years, the development of a chemically amplified resist having excellent photosensitivity to light having a wavelength of 248 nm or 194 nm has emerged. In recent years, in order to maximize the number of exposure dies exposed to the semiconductor substrate as well, the efficient placement of the shot map has emerged as an important technique.
도 1은 종래의 기술에 따른 반도체 웨이퍼 상에 노광되는 반도체 마스크 샷(Shot)을 표시한 도면이다.1 is a view showing a semiconductor mask shot (Shot) exposed on a semiconductor wafer according to the prior art.
도 1에 도시된 바와 같이, 예를 들어, 8인치 반도체 웨이퍼 상에 칩을 형성하기 위하여 노광할 수 있는 샷 맵(Shot Map)을 도시하고 있으며, 여기서, 샷 맵은 반도체 마스크를 상기 반도체 웨이퍼 상에 최대한 노광할 수 있는 부분을 나타낸다. 이때, 상기 샷 맵을 효율적으로 배치한다 하더라도 상기 반도체 웨이퍼 상에 손실(Loss)이 생기는 부분들이 발생하게 된다.As shown in FIG. 1, for example, a shot map that can be exposed to form a chip on an 8 inch semiconductor wafer is shown, wherein the shot map shows a semiconductor mask on the semiconductor wafer. The part which can expose as much as possible is shown. In this case, even if the shot map is efficiently arranged, portions that cause loss on the semiconductor wafer are generated.
도 2는 종래의 기술에 따른 도 1에서 1개의 샷을 확대한 도면이다. 여기서, 샷은 마스크 노광시 한번에 노광 가능한 면적을 의미하며, 1개의 샷(50)은 일반적으로 여러 개의 칩(5)으로 나누어진다. 도 2는 16개의 반복되는 칩(5)이 들어 있는 경우를 나타낸다.2 is an enlarged view of one shot in FIG. 1 according to the related art. Here, the shot refers to the area that can be exposed at the time of the mask exposure, one shot 50 is generally divided into a plurality of chips (5). 2 shows a case where 16 repeating chips 5 are contained.
도 3은 종래의 기술에 따른 도 1의 1개의 샷을 다시 세분화하여 나타낸 도면으로서, 가로(A)×세로(B) 길이는 20000×20000㎛ 피치(Pitch)를 나타낸다. 이때, 칩(1) 주변은 프레임(Frame) 영역(2S)으로 구분된다. 상기 샷을 반복적으로 노광하기 위해서는 정렬 마크(mark)가 필요하고, 상기 프레임의 네 곳에 정렬 마크(2TL, 2TR, 2BL, 2BR)를 배치하면, 수평으로 반복적으로 노광될 때 정렬이 가능해지는데, 도 4는 종래 기술에 따른 마크를 사용하여, 반복 노광된 마스크를 동시에 도시하는 도면으로, 미설명 도면부호 11,12는 샷을 나타낸다.Fig. 3 is a view showing the subdivided again one shot of Fig. 1 according to the prior art, in which the length A × length B represents 20000 × 20000 μm pitch. At this time, the periphery of the chip 1 is divided into a frame region 2S. In order to repeatedly expose the shot, an alignment mark is required, and when alignment marks 2TL, 2TR, 2BL, and 2BR are disposed at four positions of the frame, alignment can be performed when repeatedly exposed horizontally. 4 is a diagram simultaneously showing a mask repeatedly exposed using a mark according to the prior art, wherein reference numerals 11 and 12 denote shots.
하지만, 전술한 샷 맵(Shot Map)을 효율적으로 배치하여 반도체 기판에 노광되는 노광 다이(Die) 수를 최대한 늘릴 필요성이 있다.However, there is a need to increase the number of exposure dies exposed to the semiconductor substrate as much as possible by efficiently disposing the above-described shot map.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 칩을 제조하기 위한 마스크 형성시, 샷 맵을 효율적으로 배치하여 노광 다이 수를 최대한 늘릴 수 있는 반도체 소자의 마스크 및 그 패턴 형성 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a mask of a semiconductor device and a pattern forming method thereof capable of maximally increasing the number of exposure dies by efficiently disposing a shot map when forming a mask for manufacturing a semiconductor chip. .
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 마스크는,As a means for achieving the above object, the mask of the semiconductor device according to the present invention,
복수 개의 칩으로 구성되는 마스크 샷의 칩 가장자리 프레임(Frame) 영역에 배치되는 제1 정렬 마크; 및A first alignment mark disposed in a chip edge frame region of a mask shot including a plurality of chips; And
선택적인 노광을 위해 상기 칩과 칩 사이의 프레임 영역에 추가 삽입되는 제2 정렬 마크Second alignment marks further inserted into the frame region between the chip for selective exposure
를 포함한다.It includes.
상기 추가 삽입된 제2 정렬 마크는 상기 제1 정렬 마크와 동일한 위치에 생성되는 정렬 마크를 적어도 1개 이상 포함하는 것을 특징으로 한다.The additionally inserted second alignment mark may include at least one alignment mark generated at the same position as the first alignment mark.
상기 제2 정렬 마크를 구비하는 샷에 대해 대칭성을 갖는 2개 또는 4개의 칩을 하나의 샷으로 정의하는 것을 특징으로 한다.Two or four chips having symmetry with respect to the shot having the second alignment mark are defined as one shot.
선택적인 칩만을 노광할 때, 상기 칩과 칩 사이의 프레임 영역에 삽입된 제2 정렬 마크를 정렬하는 것을 특징으로 한다.When exposing only the optional chip, the second alignment mark inserted in the frame region between the chip and the chip is aligned.
상기 추가 삽입된 제2 정렬 마크가 원본 샷과 정렬되도록 배치되는 제3 정렬 마크를 추가로 포함할 수 있다.The additionally inserted second alignment mark may further include a third alignment mark disposed to align with the original shot.
한편, 본 발명에 따른 반도체 소자의 마스크 패턴 형성 방법은,On the other hand, the mask pattern forming method of the semiconductor device according to the present invention,
복수 개의 칩으로 구성되는 마스크 샷의 칩 가장자리 프레임 영역 각각에 제1 정렬 마크를 배치하는 단계; 및Disposing a first alignment mark on each of the chip edge frame regions of the mask shot including the plurality of chips; And
선택적인 노광을 위해서 추가로 삽입되는 제2 정렬 마크를 상기 칩과 칩 사이의 프레임 영역에 배치하는 단계Disposing a second alignment mark further inserted in the frame region between the chip and the chip for selective exposure;
를 포함한다.It includes.
선택적인 칩만을 노광할 때, 상기 칩과 칩 사이의 프레임 영역에 삽입된 상기 제2 정렬 마크를 정렬하는 것을 특징으로 한다.When exposing only the optional chip, the second alignment mark inserted in the frame region between the chip and the chip is aligned.
상기 추가 삽입되는 제2 정렬 마크는 상기 제1 정렬 마크와 동일한 위치에 생성되는 정렬 마크를 적어도 1개 이상 포함하는 것을 특징으로 한다.The additionally inserted second alignment mark may include at least one alignment mark generated at the same position as the first alignment mark.
상기 추가 삽입된 제2 정렬 마크가 원본 샷과 정렬되도록 제3 정렬 마크를 배치하는 단계를 추가로 포함할 수 있다.The method may further include disposing a third alignment mark such that the additionally inserted second alignment mark is aligned with the original shot.
본 발명에 따르면, 반복되는 복수개의 칩으로 구성되는 마스크 샷 노광시, 개별 칩을 분할 노광할 수 있으므로, 반도체 웨이퍼에 노광되는 전체 다이 수를 증가시킬 수 있고, 또한, 정렬 마크만을 추가 삽입하여 노광하므로, 별도의 마스크를 제작할 필요가 없고, 한번의 노광 절차로 샷 노광이 가능하며, 반도체 소자의 수율을 개선할 수 있다.According to the present invention, since the individual chips can be dividedly exposed during the mask shot exposure composed of a plurality of repeated chips, the total number of dies exposed to the semiconductor wafer can be increased, and only the alignment marks are additionally inserted for exposure. Therefore, it is not necessary to manufacture a separate mask, shot exposure is possible in one exposure procedure, and the yield of a semiconductor device can be improved.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 마스크 및 그 패턴 형성 방법을 상세히 설명한다.Hereinafter, a mask of a semiconductor device and a pattern forming method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 5는 본 발명에 따른 2중 정렬 마크를 갖는 마스크를 나타내는 도면이다.5 shows a mask having a double alignment mark in accordance with the present invention.
먼저, 본 발명에서는 샷의 크기를 분할해서 적용하게 되는데, 도 5를 참조하면, 본 발명에 따른 2중 정렬 마크를 갖는 마스크는 16개의 칩(1) 중에서 4개의 칩(10a, 10b, 10c, 10d)에 대해서 추가적으로 정렬 마크를 배치(3TL, 3TR, 3BL, 3BR)하게 된다.First, in the present invention, the size of the shot is divided and applied. Referring to FIG. 5, a mask having a double alignment mark according to the present invention may include four chips 10a, 10b, 10c, An alignment mark is additionally arranged (3TL, 3TR, 3BL, 3BR) for 10d).
이때, 새로 추가된 정렬 마크 중에서 기존의 정렬 마크와 같은 위치에 생성되는 정렬 마크(3TL)는 반드시 1개 존재해야 한다. 이러한 정렬 마크는 기존의 정렬 마크(2TL)와 동일하다. 여기서, TL은 상부 좌측(Top Left), TR은 상부 우측(Top Right), BL은 하부 좌측(Bottom Left) 그리고 BR은 하부 우측(Bottom Right)을 각각 의미한다.At this time, one alignment mark 3TL generated at the same position as the existing alignment mark among the newly added alignment marks must exist. This alignment mark is the same as the existing alignment mark 2TL. Here, TL means Top Left, TR means Top Right, BL means Bottom Left, and BR means Bottom Right.
아울러 추가적으로 배치된 정렬 마크(3TL, 3TR, 3BL, 3BR)가 원본 샷과 정렬이 가능하도록 추가적으로 정렬 마크(L1, R1, R2)를 배치한다.In addition, the alignment marks (L1, R1, R2) are additionally arranged so that the alignment marks (3TL, 3TR, 3BL, 3BR) additionally arranged can be aligned with the original shot.
도 6은 본 발명에 따른 2중 정렬 마크를 갖는 샷에 대해 동일 피치만큼 수평으로 반복 노광하는 경우를 나타내는 도면이다.FIG. 6 is a diagram illustrating a case where the shot having the double alignment mark according to the present invention is repeatedly exposed horizontally by the same pitch.
도 6은 도 5에 도시된 바와 같이 정의된 2중 정렬 마크를 갖는 샷에 대해 동일 피치 (20000 ×20000㎛)만큼 수평으로 반복 노광하는 경우를 나타내는 도면으로서, 추가로 정의된 2A ×2B 피치의 샷으로 인해 생성되는 정렬 마크 중에서 노광시 정렬되지 않는 마크(3BR, 3TR)를 제외하고, 다른 정렬 마크(L1, R1, R2)는 모두 원본 샷의 반복 노광의 정확도를 높이는데 기여하게 된다.FIG. 6 is a diagram illustrating a case where horizontally repeated exposure is performed by the same pitch (20000 × 20000 μm) for a shot having a double alignment mark defined as shown in FIG. 5, and further defined 2A × 2B pitch. Except for the marks 3BR and 3TR which are not aligned at the time of exposure among the alignment marks generated by the shot, all other alignment marks L1, R1, and R2 all contribute to increasing the accuracy of repeated exposure of the original shot.
도 7은 본 발명에 따른 추가 정의된 샷만을 확대하여 나타낸 도면으로서, 전체 16개의 칩 중에서 대칭성을 갖는 4개의 칩(10a, 10b, 10c, 10d)을 하나의 샷(110)으로 다시 정의하고, 도면부호 C로 도시된 나머지 칩 부분과 구별되도록 별도로 정렬 마크(3TL, 3TR, 3BL, 3BR)를 정의한다. 이때, 정의되지 않은 나머지 칩들은 마스크 노광 과정에서 선택적으로 제외될 수 있다. 즉, 사전의 노광 시에 블레이드(Blade)의 위치를 선택적으로 조절해서 노출되는 광량을 상기 신규 샷(110)에만 적용되도록 한다. 여기서, 상기 블레이드는 노광 장치의 조리개 역할을 하며, 동서남북 4방향으로 각각의 직선 조리개가 이동하여 광량의 통과 위치를 조절하는 기능을 한다. 이렇게 정의된 독립된 샷을 원본 샷과 함께 정렬 노광시 혼용할 수 있다.FIG. 7 is an enlarged view illustrating only additionally defined shots according to the present invention, in which four chips 10a, 10b, 10c, and 10d having symmetry among all 16 chips are redefined as one shot 110. Alignment marks 3TL, 3TR, 3BL and 3BR are defined separately so as to be distinguished from the remaining chip portions indicated by reference C. In this case, the remaining chips which are not defined may be selectively excluded in the mask exposure process. In other words, by selectively adjusting the position of the blade during the pre-exposure, the amount of light exposed is applied only to the new shot 110. Here, the blade serves as an aperture of the exposure apparatus, and each linear aperture moves in four directions of east, west, north, and south to adjust the passing position of the amount of light. Independent shots defined in this way can be mixed with the original shot in alignment exposure.
도 8은 본 발명에 따라 생성된 샷 맵이 추가된 것을 나타내는 반도체 웨이퍼 도면으로서, 종래의 반도체 웨이퍼의 샷 맵에 본 발명에 따라 신규 생성된 샷 맵(110, 200, 120)을 6개 추가할 수 있는 것을 나타내고 있다.FIG. 8 is a diagram illustrating a semiconductor wafer showing that a shot map generated according to the present invention is added, and six shot maps 110, 200, and 120 newly created according to the present invention may be added to a shot map of a conventional semiconductor wafer. It shows what can be.
도 9는 본 발명에 따라 도 8에 추가된 샷 중에서 반도체 웨이퍼의 평탄 지역(Flat Zone)을 기준으로 왼쪽 상단에 배치되는 추가 샷을 확대하여 나타낸 도면으로서, 추가된 샷 중에서 반도체 웨이퍼의 평탄 지역을 기준으로 왼쪽 상단에 배치된 샷(110, 200)을 종래의 샷(11, 20, 21)에 추가하여 나타낸 확대 도면이다.FIG. 9 is an enlarged view of an additional shot disposed on the upper left side of the shot added to FIG. 8 based on the flat zone of the semiconductor wafer, and shows the flat region of the semiconductor wafer among the added shots. It is an enlarged view showing the shots 110 and 200 disposed on the upper left side as a reference to the conventional shots 11, 20 and 21.
본 발명에 따른 샷이 적용되는 경우에는 원본 샷에서 칩 사이의 프레임에 위치했던 정렬 마크(3TR, 3BR)가 실제 정렬에 활용되게 된다.When the shot according to the present invention is applied, the alignment marks 3TR and 3BR which are located in the frame between the chips in the original shot are utilized for the actual alignment.
한편, 다른 실시예로서, 전술한 도 7에서 정의된 2개의 칩(10a, 10c)을 하나의 샷으로 정의해도 무방하고, 기타 어떤 형태로든 정의가 가능하다.Meanwhile, as another embodiment, the two chips 10a and 10c defined in FIG. 7 may be defined as one shot, and may be defined in any other form.
따라서 본 발명은 반복되는 복수개의 칩으로 구성되는 마스크 샷 노광시, 개별 칩을 분할 노광할 수 있고, 또한, 정렬 마크만을 추가 삽입하여 노광하므로, 별도의 마스크를 제작할 필요가 없고, 한번의 노광 절차로 샷 노광이 가능해진다.Therefore, in the present invention, when the mask shot exposure consisting of a plurality of repeating chips is exposed, the individual chips can be dividedly exposed, and since only the alignment marks are additionally inserted and exposed, there is no need to prepare a separate mask, and a single exposure procedure. Low shot exposure is possible.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above, these examples are intended to illustrate rather than limit this invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention. Therefore, the scope of protection of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
본 발명에 따르면, 반복되는 복수개의 칩으로 구성되는 마스크 샷 노광시, 개별 칩을 분할 노광할 수 있으므로, 반도체 웨이퍼에 노광되는 전체 다이(Net Die) 수를 증가시킬 수 있다.According to the present invention, since the individual chips can be dividedly exposed during mask shot exposure composed of a plurality of repeated chips, the total number of dies exposed to the semiconductor wafer can be increased.
또한, 본 발명에 따르면, 정렬 마크만을 추가 삽입하여 노광하므로, 별도의 마스크를 제작할 필요가 없고, 한번의 노광 절차로 샷 노광이 가능하며, 반도체 소자의 수율을 개선할 수 있다.In addition, according to the present invention, since only the alignment mark is additionally inserted and exposed, there is no need to prepare a separate mask, shot exposure is possible in one exposure procedure, and the yield of a semiconductor device can be improved.
도 1은 종래의 기술에 따른 반도체 웨이퍼 상에 노광되는 반도체 마스크 샷(Shot)을 표시한 도면이다.1 is a view showing a semiconductor mask shot (Shot) exposed on a semiconductor wafer according to the prior art.
도 2는 종래의 기술에 따른 도 1에서 1개의 샷을 확대한 도면이다.2 is an enlarged view of one shot in FIG. 1 according to the related art.
도 3은 종래의 기술에 따른 도 1의 1개의 샷을 다시 세분화하여 나타낸 도면이다.3 is a view showing the subdivided again one shot of Figure 1 according to the prior art.
도 4는 종래 기술에 따른 마크를 사용하여, 반복 노광된 마스크를 동시에 도시하는 도면이다.4 is a diagram simultaneously showing a mask repeatedly exposed using a mark according to the prior art.
도 5는 본 발명에 따른 2중 정렬 마크를 갖는 마스크를 나타내는 도면이다.5 shows a mask having a double alignment mark in accordance with the present invention.
도 6은 본 발명에 따른 2중 정렬 마크를 갖는 샷에 대해 동일 피치만큼 수평으로 반복 노광하는 경우를 나타내는 도면이다.FIG. 6 is a diagram illustrating a case where the shot having the double alignment mark according to the present invention is repeatedly exposed horizontally by the same pitch.
도 7은 본 발명에 따른 추가 정의된 샷만을 확대하여 나타낸 도면이다.7 is an enlarged view of only the additionally defined shot according to the present invention.
도 8은 본 발명에 따라 생성된 샷 맵이 추가된 반도체 웨이퍼를 나타내는 도면이다.8 illustrates a semiconductor wafer to which a shot map generated according to the present invention is added.
도 9는 본 발명에 따라 도 8에 추가된 샷 중에서 반도체 웨이퍼의 평탄 지역(Flat Zone)을 기준으로 왼쪽 상단에 배치되는 추가 샷을 확대하여 나타낸 도면이다.FIG. 9 is an enlarged view of an additional shot disposed on the upper left side of the shot added to FIG. 8 based on the flat zone of the semiconductor wafer according to the present invention.
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