KR20050066550A - Non-volatile memory of stacted sonos structure and method for manufacturing the same - Google Patents
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Abstract
본 발명은 비휘발성 메모리 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 비휘발성 메모리는 반도체 기판과, 반도체 기판 상에 형성된 소오스 및 드레인 및 소오스 및 상기 드레인 사이의 상기 반도체 기판 상에 형성된 SONOS 구조를 포함하되, SONOS 구조를 형성함으로서 전하 트랩층을 증가시킴으로서, 전체 전하(Q)를 증가시키고 전하 트랩층과 게이트 의 거리를 멀게하여 Vt변화를 큰 폭으로 증가시킬 수 있는 것을 특징으로 한다. 따라서, 1 폴리 공정으로 기존의 ETOX 셀과 동일한 단위 셀 사이즈를 가지는 NVM 셀 제작이 가능한 효과가 있으며, 기존의 1 폴리 EEPROM 보다 훨씬 더 작은 면적을 점유한다는 이점이 있다. The present invention relates to a nonvolatile memory and a method of manufacturing the same. More particularly, the nonvolatile memory includes a semiconductor substrate, a source and a drain formed on the semiconductor substrate, and a SONOS structure formed on the semiconductor substrate between the source and the drain. Including, but by increasing the charge trap layer by forming a SONOS structure, the Vt change can be significantly increased by increasing the total charge (Q) and the distance between the charge trap layer and the gate. Therefore, it is possible to manufacture an NVM cell having the same unit cell size as a conventional ETOX cell by using a 1 poly process, and has an advantage of occupying a much smaller area than a conventional 1 poly EEPROM.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 스택형 비휘발성 메모리 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a stack type nonvolatile memory and a method of manufacturing the same.
종래의 SONOS 플래시 셀은 트랩 저장형(trap storage type)으로 산화막(oxide) 사이의 질화막(nitride) 및 그 계면에 전자를 축적하는 구조를 가지고 있다. The conventional SONOS flash cell is a trap storage type and has a structure in which electrons are accumulated at an interface between oxide layers and oxides.
도 1은 종래의 SONOS 구조의 플래시 셀에서 프로그램-소거 전압을 설명하기 위한 단면도 및 그래프이다. 1 is a cross-sectional view and a graph for explaining a program-erase voltage in a flash cell of a conventional SONOS structure.
도 1에 도시한 바와 같이, 일반적인 SONOS 구조에서의 Vt는 수학식 1에 의하여 나타내어진다. As shown in Fig. 1, Vt in a general SONOS structure is represented by equation (1).
여기서, QSS는 Si과 SiO2 계면에서의 고정된 전하량이며, QS는 실리콘 반도체 내의 전햐량이고, QT는 게이트로부터 거리 dt에서의 게이트 절연체 내에 저장된 전하량이고, C1 및 ??1은 게이트 절연층의 커패시턴스와 유전 상수를 각각 나타낸다.Where Q SS is a fixed amount of charge at the Si and SiO 2 interface, Q S is the amount of charge in the silicon semiconductor, Q T is the amount of charge stored in the gate insulator at a distance dt from the gate, and C 1 and ?? 1 represents the capacitance and the dielectric constant of the gate insulating layer, respectively.
수학식 1로부터 알수 있듯이, ONO 트랩 층에 저장되는 전하에 대한 Vt 변화는 게이트 절연체의 커패시턴스 값 및 유전율에 반비례하고, 절연체에 저장되는 전하량 및 게이트에서 저장된 전하까지의 거리에 비례한다. 그리고, 나머지 값들은 고정되어 있으므로 Qt에 의하여 Vt의 변화가 결정된다. As can be seen from Equation 1, the Vt change with respect to the charge stored in the ONO trap layer is inversely proportional to the capacitance value and dielectric constant of the gate insulator, and is proportional to the amount of charge stored in the insulator and the distance from the gate to the stored charge. Since the remaining values are fixed, the change of Vt is determined by Qt.
도 2는 종래의 SONOS 구조를 갖는 플래시 셀에서 프로그램-소거 시간을 설명하기 위한 그래프이다. 2 is a graph illustrating a program-erase time in a flash cell having a conventional SONOS structure.
도 2에 도시한 바와 같이, 플로팅 폴리에 전하가 저장되지 않고, ONO 층에 존재하는 트랩 레벨에 전하가 저장된다. 따라서, 저장될 수 있는 레벨 자체에 한계가 있다. 이로 인하여, 터널 산화막의 두께를 42 ??으로 일반적인 플로팅 폴리 NVM 보다 얇게하는 경우에도 약 1 m sec 수준에서 프로그램 Vt와 소거 Vt가 만나는 교차점이 발생한다. As shown in FIG. 2, no charge is stored in the floating poly, but charge is stored at a trap level present in the ONO layer. Thus, there is a limit to the level itself that can be stored. As a result, even when the thickness of the tunnel oxide film is 42 ° thinner than the general floating poly NVM, an intersection point at which the program Vt and the erase Vt meet at about 1 m sec occurs.
따라서, 플로팅 폴리에 비하면 매우 제한적인 수준의 트랩 레벨을 가짐으로 인하여 Vt의 변화 정도가 작을 수 밖에 없으며 프로그램/소거 속도 또한 클 수 밖에 없다. Therefore, since the trap level is very limited compared to the floating poly, the variation of Vt is inevitably small and the program / erase speed is also large.
전술한 종래 기술은 플로팅 폴리를 사용하는 경우에는, 폴리 공정을 사용해야 하므로 듀얼 폴리, 초점의 커다란 차이 스택 폴리 에칭 또는 많은 포토층 등과 같이 공정이 복잡해지며, 1 폴리 EEPROM을 사용하는 경우에도 넓은 면적 및 하층 BN(Burried N+) 접합의 형성과 같은 추가적인 공정이 필요하게 된다. The prior art described above has to use a poly process when using floating poly, which complicates the process such as dual poly, large difference in focus stack poly etching, or many photo layers, even when using 1 poly EEPROM. Additional processes such as the formation of lower layer BN (Burried N +) junctions are needed.
반면, SONOS 또는 MNOS 공정을 사용하는 경우에는 공정 측면에서 유리하지만 1 폴리 공정으로 플로팅 폴리를 형성하는 방법보다 전자를 트랩핑하는 전하 트랩핑 싸이트가 적어서 Vt 변이가 작기 때문에 고성능의 센스 앰프(sense amp)를 필요로 하게된다. 이러한 고성능의 센스 앰프는 칩 면적이 넓게 차지하는 단점이 있다. On the other hand, the SONOS or MNOS process is advantageous in terms of the process, but a high performance sense amp due to the smaller Vt variation due to fewer charge trapping sites trapping electrons than the method of forming floating poly in a 1 poly process. Needed). Such a high performance sense amplifier has a disadvantage of taking up a large chip area.
본 발명은 상기와 같은 문제점을 개선하기 위해 창작된 것으로서, 본 발명의 주목적은 기존은 SONOS 구조에서 전하 축적층으로 사용되는 ONO 층 대신에 ONO 층을 스택(stack)으로 구성한 ONONON를 사용하여, SONONOS 또는 SONONONS 구조를 형성함으로서 전하 트랩층(charge trap layer)을 증가시킴으로서, 전체 전하(Q)를 증가시키고 전하 트랩층과 게이트 의 거리를 멀게하여 Vt변화를 큰 폭으로 증가시킬 수 있는 비휘발성 메모리 및 그 제조 방법을 제공한다. The present invention has been created to solve the above problems, the main object of the present invention is to use the SONONOS using ONONON as a stack (stack) instead of the ONO layer used as a charge accumulation layer in the conventional SONOS structure, Or by increasing the charge trap layer by forming a SONONONS structure, thereby increasing the total charge (Q) and the distance between the charge trap layer and the gate to increase the Vt change significantly; and The manufacturing method is provided.
또한, 본 발명의 다른 목적은 전술한 방법을 이용하면 Vt변화량을 크게 할 수 있기 때문에 센스 앰프 마진을 높일 수 있고, 폴리층을 줄임으로써 임계 포토(critical photo)를 줄일 수 있는 비휘발성 메모리 및 그 제조 방법을 제공하는 것이다. In addition, another object of the present invention is to increase the amount of Vt variation by using the above-described method can increase the sense amplifier margin, non-volatile memory that can reduce the critical photo by reducing the poly layer and its It is to provide a manufacturing method.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판과, 반도체 기판 상에 형성된 소오스 및 드레인 및 소오스 및 상기 드레인 사이의 상기 반도체 기판 상에 형성된 SONOS 구조를 포함하되, SONOS 구조를 형성함으로서 전하 트랩층을 증가시킴으로서, 전체 전하(Q)를 증가시키고 전하 트랩층과 게이트 의 거리를 멀게하여 Vt변화를 큰 폭으로 증가시킬 수 있는 것을 특징으로 하는 비휘발성 메모리를 제공한다. The present invention for realizing the above object comprises a semiconductor substrate, a source and drain formed on the semiconductor substrate and a SONOS structure formed on the semiconductor substrate between the source and the drain, the charge trap layer by forming a SONOS structure By increasing, the total charge Q is increased, and the distance between the charge trap layer and the gate is increased, thereby providing a nonvolatile memory, which can greatly increase the Vt change.
본 발명의 다른 목적은 반도체 기판 상에 형성된 소오스 및 드레인을 형성하는 단계 및 소오스 및 드레인 사이의 상기 반도체 기판 상에 SONOS 구조를 형성하는 단계를 포함하되, SONOS 구조를 형성함으로서 전하 트랩층을 증가시킴으로서, 전체 전하(Q)를 증가시키고 전하 트랩층과 게이트 의 거리를 멀게하여 Vt변화를 큰 폭으로 증가시킬 수 있는 것을 특징으로 하는 비휘발성 메모리를 제조하는 방법을 제공한다. Another object of the present invention includes forming a source and a drain formed on a semiconductor substrate and forming a SONOS structure on the semiconductor substrate between the source and the drain, by increasing the charge trap layer by forming a SONOS structure. In addition, the present invention provides a method of manufacturing a nonvolatile memory, wherein the Vt change can be greatly increased by increasing the total charge Q and increasing the distance between the charge trap layer and the gate.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
도 3는 본 발명의 바람직한 실시예에 따라 SONOS에서 적용되는 열산화 질화막에서 트랩 밀도가 증가하는 원리를 이용하여 이를 적층으로 사용하는 것을 설명하기 위한 도면이다. 3 is a view for explaining the use of this as a stack using the principle of increasing the trap density in the thermal oxynitride film applied in SONOS according to a preferred embodiment of the present invention.
도 3에 도시한 바와 같이, 프로그램 Vt 향상을 위하여 전하 트랩핑 싸이트(charge trapping site)의 수를 증가시키는 것이 유리하다. 이를 위하여 SONOS에서 적용되는 열산화 질화막에서 트랩 밀도가 증가하는 원리를 이용하여 이를 적층으로 사용한다. 따라서, MNOS와 비교하여 SONOS 구조의 경우 더 얇은 트랩핑층을 가짐에도 불구하고 Vt 변이량이 더 커질 수 있는 것은 열산화 질화막의 트랩 밀도가 더 높기 때문이다. As shown in FIG. 3, it is advantageous to increase the number of charge trapping sites for the program Vt improvement. To this end, the trap density is increased in the thermal oxynitride film applied in SONOS and used as a stack. Accordingly, the Vt variation can be greater in the case of the SONOS structure than the MNOS in spite of having a thinner trapping layer because of the higher trap density of the thermal oxynitride film.
또한, 적층 구조를 도입하게 되면 부가적으로 제 1 질화막 및 제 1 산화된 트랩층은 게이트 폴리와 멀어지게 되며, 이는 부가적인 Vt 변이량의 증대를 가져온다. In addition, the introduction of the stacked structure additionally causes the first nitride film and the first oxidized trap layer to be far from the gate poly, which leads to an additional increase in the amount of Vt variation.
도 4는 본 발명의 바람직한 실시예에 따른 스택형 SONOS 구조를 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a stacked SONOS structure according to a preferred embodiment of the present invention.
도 4에 도시한 바와 같이, 스택 SONOS 구조(SONONOS)를 가진다고 가정하였을 때 Vt를 변화시키는 트랩 레벨은 1층이 더 추가된다. 이로 인하여, 기존의 수식에서 -(Qt/??1)2dt 만큼의 변화가 더 추가된다. 즉, 본 발명의 바람직한 실시예에 따른 임계전압 Vt는 다음 수학식 2를 따른다.As shown in Fig. 4, assuming that the stack has a SONOS structure (SONONOS), a trap level for changing Vt is further added by one layer. Because of this, a change of-(Qt / ?? 1 ) 2d t in the existing equation is added. That is, the threshold voltage Vt according to the preferred embodiment of the present invention follows the following equation (2).
여기서, QSS는 Si과 SiO2 계면에서의 고정된 전하량이며, QS는 실리콘 반도체 내의 전햐량이고, QT는 게이트로부터 거리 dt에서의 게이트 절연체 내에 저장된 전하량이고, C1 및 ??1은 게이트 절연층의 커패시턴스와 유전 상수를 각각 나타낸다.Where Q SS is a fixed amount of charge at the Si and SiO 2 interface, Q S is the amount of charge in the silicon semiconductor, Q T is the amount of charge stored in the gate insulator at a distance dt from the gate, and C 1 and ?? 1 represents the capacitance and the dielectric constant of the gate insulating layer, respectively.
스택 SONOS에서 다시 NO 층을 추가하는 경우 전하 트랩 레벨이 더 증가되며, 게이트로부터 거리 dt 또한 증가하여 추가적인 Vt 변화를 발생시킬 수 있다.Adding a NO layer again in the stack SONOS increases the charge trap level further, and also increases the distance d t from the gate, resulting in additional Vt changes.
도 5는 본 발명의 바람직한 다른 실시예에 따라 SONONOS 또는 SONONONS 구조에 적용한 것을 설명하기 위한 도면이다. 5 is a view for explaining the application to the SONONOS or SONONONS structure according to another embodiment of the present invention.
도 5에 도시한 바와 같이, SONONOS 또는 SONONONS 뿐만 아니라 ONO 구조를 더 많이 추가하는 변경을 하는 것도 본 발명에 포함된다. As shown in Fig. 5, it is also included in the present invention to make changes that add more ONO structures as well as SONONOS or SONONONS.
또한, 본 발명의 바람직한 실시예에 따르면, 3.3 V 및 5V 소자에서 일회 프로그램(OTP; one time programmable)으로 적용하는 것을 예로 들었으나, 이러한 특정 전압이 아닌 모든 전압에 적용되고, OTP 소자뿐만 아니라 플래시 소자에도 적용이 가능하다. In addition, according to a preferred embodiment of the present invention, the application of one time programmable (OTP) in 3.3 V and 5 V devices, but is applied to all voltages other than this specific voltage, and not only OTP device but also flash Applicable to the device as well.
또한, 본 발명의 바람직한 실시예에 따르면, 소오스/드레인 접합 구조가 매립된 접합을 사용하는 경우 등 기존의 알려진 구조헤서 스토리지 층을 ONO....ON 또는 ONO...ONO로 변경 사용하는 모든 경우에도 해당된다. In addition, according to a preferred embodiment of the present invention, all of the existing known structures, such as the case of using a buried junction with a source / drain junction structure, are changed to ONO .... ON or ONO ... ONO. This is also the case.
본 발명의 바람직한 실시예에 따르면, SONOS 구조에 ONO 층을 스택으로 형성하면서 CVD 산화막을 형성하지 않고 열산화막을 적용하여 잘화막의 산화에 의한 트랩 레벨을 증가시킬 수 있는 것을 특징으로 한다. According to a preferred embodiment of the present invention, it is possible to increase the trap level due to oxidation of a fine film by applying a thermal oxide film without forming a CVD oxide film while forming an ONO layer as a stack in the SONOS structure.
또한, 본 발명의 바람직한 실시예에 따르면, 적층 구조를 도입하게 되면, 부가적으로 제 1차 질화막 및 제 1 산화된 트랩핑 층은 게이트 폴리와 멀어지게 되며, 이로 인하여 부가적인 Vt 변이량의 증대를 가져오는 것을 특징으로 한다. In addition, according to a preferred embodiment of the present invention, when the stacked structure is introduced, the first nitride film and the first oxidized trapping layer are further away from the gate poly, thereby increasing the amount of additional Vt variation. It is characterized by the import.
상기한 바와 같이 본 발명은 1 폴리 공정으로 기존의 ETOX 셀과 동일한 단위 셀 사이즈를 가지는 NVM 셀 제작이 가능한 효과가 있으며, 기존의 1 폴리 EEPROM 보다 훨씬 더 작은 면적을 점유한다는 이점이 있다. As described above, the present invention has the effect that it is possible to manufacture an NVM cell having the same unit cell size as the existing ETOX cell in one poly process, and has an advantage of occupying a much smaller area than the existing one poly EEPROM.
또한, 본 발명은 1 폴리만 사용함으로 인하여, 공정이 마진(margin)이 향상되고 기존은 표준 로직 공정과 동일한 공정기술만 사용하면 됨으로써, ETOX 셀의 경우 ETOX 셀 형성할 때의 어려운 공정이 모두 해결된다. In addition, since the present invention uses only one poly, the process margin is improved and only the same process technology as the standard logic process is used. Thus, in the case of the ETOX cell, all the difficult processes when forming the ETOX cell are solved. do.
또한, 본 발명은 포토 단차 및 스택 에치 공정이 없어지기 때문에 로직 에치를 플래시 셀 스택 에치와 합쳐저 진행할 수 있게 되어, 포토 및 에치층의 수를 줄일 수 있는 효과가 있다.In addition, since the present invention eliminates the photo step and stack etch process, the logic etch can be combined with the flash cell stack etch to reduce the number of photo and etch layers.
도 1은 종래의 SONOS 구조의 플래시 셀에서 프로그램-소거 전압을 설명하기 위한 단면도 및 그래프이다. 1 is a cross-sectional view and a graph for explaining a program-erase voltage in a flash cell of a conventional SONOS structure.
도 2는 종래의 SONOS 구조를 갖는 플래시 셀에서 프로그램-소거 시간을 설명하기 위한 그래프이다. 2 is a graph illustrating a program-erase time in a flash cell having a conventional SONOS structure.
도 3는 본 발명의 바람직한 실시예에 따라 SONOS에서 적용되는 열산화 질화막에서 트랩 밀도가 증가하는 원리를 이용하여 이를 적층으로 사용하는 것을 설명하기 위한 도면이다. 3 is a view for explaining the use of this as a stack using the principle of increasing the trap density in the thermal oxynitride film applied in SONOS according to a preferred embodiment of the present invention.
도 4는 본 발명의 바람직한 실시예에 따른 스택형 SONOS 구조를 설명하기 위한 단면도이다. 4 is a cross-sectional view illustrating a stacked SONOS structure according to a preferred embodiment of the present invention.
도 5는 본 발명의 바람직한 다른 실시예에 따라 SONONOS 또는 SONONONS 구조에 적용한 것을 설명하기 위한 도면이다. 5 is a view for explaining the application to the SONONOS or SONONONS structure according to another embodiment of the present invention.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |