KR20050065011A - Method for forming a capacitor in a semiconductor device - Google Patents
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Abstract
반도체 장치의 커패시터 형성 방법이 개시되어 있다. 기판 상에 개구부를 갖는 몰드막 패턴을 형성한다. 상기 개구부의 측벽과 저면 상에 도전막을 형성한다. 상기 도전막의 측벽 상부에 선택적으로 절연막을 형성한다. 상기 몰드막 패턴을 제거하여 상기 도전막을 하부 전극으로 형성한다. 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성한다. 상기와 같은 방법으로 형성된 반도체 장치의 커패시터는 상기 절연막에 의해 상기 하부 전극의 기울어짐 또는 휘어짐에 의해 인접하는 하부 전극과의 브릿지를 통한 2-비트 불량을 감소시킨다.A method of forming a capacitor of a semiconductor device is disclosed. A mold film pattern having an opening is formed on the substrate. A conductive film is formed on the sidewalls and bottom of the opening. An insulating film is selectively formed on the sidewalls of the conductive film. The conductive layer is formed as a lower electrode by removing the mold layer pattern. Forming a dielectric layer on the lower electrode and forming an upper electrode on the dielectric layer. The capacitor of the semiconductor device formed by the above method reduces the 2-bit defect through the bridge with the adjacent lower electrode by tilting or bending the lower electrode by the insulating film.
Description
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것이다. 보다 상세하게는, 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)을 방지할 수 있는 반도체 장치의 커패시터 형성 방법에 관한 것이다. The present invention relates to a method of forming a capacitor in a semiconductor device. More particularly, the present invention relates to a method of forming a capacitor in a semiconductor device capable of preventing 2-bit fail between adjacent capacitors.
일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. Generally, semiconductor devices for memory, such as DRAM (Dynamic Random Access Memory) devices, are devices that store information such as data or program instructions, and may read information stored therein and store other information in the device.
하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 커패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 상부 전극, 유전막(dielectric layer) 및 하부 전극 등으로 구성된다. 이와 같은 커패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 커패시터의 정전 용량을 증가시키는 것이 매우 중요하다. One memory device usually consists of one transistor and one capacitor. Typically, a capacitor included in a DRAM device or the like is composed of an upper electrode, a dielectric layer, a lower electrode, and the like. In order to improve the capacity of a memory device including such a capacitor, it is very important to increase the capacitance of the capacitor.
현재, DRAM 장치의 집적도가 기가(giga)급 이상으로 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 커패시터의 캐패시턴스를 확보하기 위하여, 초기에는 커패시터의 형상을 평탄한 구조로 제작하다가, 점차로 박스(box) 형상 또는 실린더(cylinder) 형상으로 형성하고 있다. At present, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the integration degree of the DRAM device increases to the giga level or more, the shape of the capacitor was initially manufactured to have a flat structure. It is gradually formed in a box shape or a cylinder shape.
하지만, 현재와 같이 0.11μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 커패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 커패시터의 종횡비(Aspect ratio)가 증가할 수밖에 없게 되며, 이에 따라 인접한 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하는 문제점이 있다.However, in today's gigabytes or more DRAM devices employing ultra-fine line width technology of 0.11 μm or less, the aspect ratio of the capacitor inevitably increases in order to have the required capacitance within the allowable cell area. As a result, there is a problem that a 2-bit fail occurs between adjacent capacitors.
도 1은 종래의 실린더 형상을 갖는 커패시터의 문제점을 설명하기 위한 개략적인 단면도를 도시한 것이다. 1 is a schematic cross-sectional view for explaining a problem of a capacitor having a conventional cylindrical shape.
도 1을 참조하면, 종래의 실린더형 커패시터는 반도체 기판(15)에 형성된 콘택 패드(15)에 전기적으로 접촉되는 실린더형 하부 전극(30)을 구비한다. 상기 커패시터의 하부 전극(30)은 기판(20) 상에 형성된 절연막(20)을 관통하여 제공되는 콘택 플러그(25)를 통하여 콘택 패드(15)에 전기적으로 연결된다.Referring to FIG. 1, a conventional cylindrical capacitor includes a cylindrical lower electrode 30 in electrical contact with a contact pad 15 formed on a semiconductor substrate 15. The lower electrode 30 of the capacitor is electrically connected to the contact pad 15 through a contact plug 25 provided through the insulating film 20 formed on the substrate 20.
그러나, 이와 같은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 하부 전극(30)의 높이를 증가시켜야 한다. 지나치게 높아질 경우에는 점선으로 도시한 바와 같이 커패시터가 쓰러짐으로써, 인접하는 하부 전극들의 브릿지(bridge)를 통해 서로 연결되어 인접하는 커패시터들 사이에 2-비트 불량(2-bit fail)이 발생하게 된다.However, in order to increase the cell capacitance of such a DRAM device, the height of the lower electrode 30 must be increased. When too high, the capacitors collapse as shown by the dotted lines, which are connected to each other through a bridge of adjacent lower electrodes, thereby causing a 2-bit failure between the adjacent capacitors.
상술한 것처럼, 하부 전극이 쓰러지거나 휘어져 인접한 하부 전극와 맞닿거나 함께 쓰러지는 문제가 발생한다. 즉, 디자인 룰이 계속적으로 협소해지는 현 시점에서, 축적용량을 증가시키기 위해 하부 전극의 높이를 증가시키는 현재의 방법은 한계가 있다.As described above, a problem occurs that the lower electrode collapses or bends to contact or collapse with the adjacent lower electrode. That is, at the present time when the design rule continues to narrow, the current method of increasing the height of the lower electrode to increase the storage capacity is limited.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 하부전극이 그 높이가 증가하여 쓰러지거나 휘어지더라도 인접 하부 전극과의 브릿지(bridge)로 인한 2-비트 불량을 방지할 수 있는 반도체 장치의 커패시터의 형성 방법을 제공하는 것이다.An object of the present invention for solving the above problems is a capacitor of a semiconductor device that can prevent a 2-bit failure due to the bridge (bridge) with the adjacent lower electrode even if the height of the lower electrode is collapsed or bent It is to provide a method of forming.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 제1 방법은, 기판 상에 개구부을 갖는 몰드막 패턴을 형성하는 단계, 상기 개구부의 측벽과 저면 상에 도전막을 형성하는 단계, 상기 도전막의 측벽 상부에 선택적으로 절연막을 형성하는 단계, 상기 몰드막 패턴을 제거하여 상기 도전막을 하부 전극으로 형성하는 단계, 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.In order to achieve the object of the present invention, the first method of the present invention, forming a mold film pattern having an opening on a substrate, forming a conductive film on the side wall and the bottom surface of the opening, on the side wall of the conductive film Selectively forming an insulating layer, removing the mold layer pattern to form the conductive layer as a lower electrode, forming a dielectric layer on the lower electrode, and forming an upper electrode on the dielectric layer.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 제2 방법은, 기판 상에 개구부를 갖는 몰드막 패턴을 형성하는 단계, 상기 개구부의 측벽과 저면 상에 제1 도전성 불순물로 도핑된 제1 도전막을 형성하는 단계, 상기 제1 도전막의 측벽 상부에 제2 도전성 불순물을 이온 주입함으로써 제2 도전막을 형성하는 단계, 상기 몰드막 패턴을 제거하여 상기 제1 도전막을 하부 전극으로 형성하는 단계, 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성하는 단계를 포함한다.In order to achieve the object of the present invention, the second method of the present invention, forming a mold film pattern having an opening on a substrate, a first conductive film doped with a first conductive impurity on the side wall and the bottom of the opening Forming a second conductive layer by ion implanting a second conductive impurity on the sidewall of the first conductive layer, removing the mold layer pattern, and forming the first conductive layer as a lower electrode; Forming a dielectric film on the dielectric film and forming an upper electrode on the dielectric film.
이와 같이, 반도체 소자의 축적 용량을 증가시키기 위해 커패시터의 하부 전극을 높게 형성하여 하부 전극이 쓰러지거나 휘어지더라도 인접하는 하부 전극과의 브릿지를 통해 인접하는 커패시터간에 2-비트 불량을 감소시킬 수 있다.As such, the lower electrode of the capacitor may be formed high to increase the storage capacity of the semiconductor device, thereby reducing 2-bit defects between adjacent capacitors through bridges with adjacent lower electrodes even if the lower electrode collapses or bends. .
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성 방법에 대해 상세히 설명한다.Hereinafter, a method of forming a capacitor of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타낸다.2A to 2G illustrate a method of forming a capacitor in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 통상 셸로우 트렌치 분리(shallow trench isolation;STI) 공정으로 기판(200)에 트렌치(210)를 형성하여 기판(200)을 액티브(active) 영역과 필드(field) 영역으로 구분하는 소자 분리막을 형성한다. 상기 액티브 영역 및 필드 영역으로 구분된 기판에 산화막(미도시)을 형성한다. 상기 기판(200) 전면에 게이트 폴리실리콘막(미도시) 및 마스크막(미도시)을 증착한다. Referring to FIG. 2A, a trench 210 is formed in the substrate 200 by a shallow trench isolation (STI) process to divide the substrate 200 into an active region and a field region. An element isolation film is formed. An oxide film (not shown) is formed on the substrate divided into the active region and the field region. A gate polysilicon layer (not shown) and a mask layer (not shown) are deposited on the entire surface of the substrate 200.
상기 마스크막을 사진 식각 공정으로 패터닝한 후 상기 기판의 상부면이 노출되도록 상기 마스크 패턴(215)을 이용하여 게이트 폴리실리콘막 및 산화막을 순차적으로 식각하여 게이트 산화막(216a) 및 게이트 전극(216b)을 형성함으로써, 게이트 산화막(216a), 게이트 전극(216b) 및 마스크 패턴(216c)으로 구성된 게이트 구조물(216)을 형성한다.After the mask layer is patterned by a photolithography process, the gate polysilicon layer and the oxide layer are sequentially etched using the mask pattern 215 to expose the top surface of the substrate to form the gate oxide layer 216a and the gate electrode 216b. By forming, the gate structure 216 composed of the gate oxide film 216a, the gate electrode 216b, and the mask pattern 216c is formed.
통상의 이온 주입 공정을 통해 상기 게이트 구조물(216) 양측의 기판 표면에 소오스(source)/드레인(drain) 영역(220)을 형성한다. 상기 게이트 구조물(216)을 포함하는 기판(200) 전면에 질화막(미도시)을 증착하고 상기 질화막을 이방성 식각하여 상기 게이트 구조물(216) 측벽에 스페이서(217)를 형성한다. 상기 게이트 구조물(216)이 형성된 기판 상에 제1 절연막(220)을 형성한다.A source / drain region 220 is formed on the surface of the substrate on both sides of the gate structure 216 through a conventional ion implantation process. A nitride film (not shown) is deposited on the entire surface of the substrate 200 including the gate structure 216, and the nitride film is anisotropically etched to form spacers 217 on sidewalls of the gate structure 216. The first insulating layer 220 is formed on the substrate on which the gate structure 216 is formed.
통상의 사진 식각 공정을 통해 상기 제1 절연막(220)의 일부 영역을 식각하여 제1 콘택홀(미도시)을 형성한다. 상기 제1 콘택홀을 매립하도록 상기 제1 절연막 상에 금속물을 도포한다. 상기 금속물을 통상의 화학 기계적 연마(chemical mechanical polishing; 이하, "CMP"라고 한다.) 공정으로 상기 제1 개구부 내에만 상기 금속물이 매립된 상태까지 평탄화한다. A portion of the first insulating layer 220 is etched through a conventional photolithography process to form a first contact hole (not shown). A metal material is coated on the first insulating layer to fill the first contact hole. The metal is planarized to a state in which the metal is embedded only in the first opening by a conventional chemical mechanical polishing (hereinafter referred to as "CMP") process.
이후, 상기 제1 절연막 상에 도포된 금속물을 모두 제거하여 제1 콘택 플러그(contact plug)(미도시)를 형성한다. 상기 제1 콘택 플러그가 형성된 기판(200) 상에 폴리실리콘과 텅스텐 실리사이드를 증착하여 비트라인(미도시)을 형성한다. 상기 비트라인이 형성된 기판(200) 상에 제2 절연막(230)을 증착한다.Thereafter, all of the metal material coated on the first insulating film is removed to form a first contact plug (not shown). Polysilicon and tungsten silicide are deposited on the substrate 200 on which the first contact plug is formed to form a bit line. The second insulating layer 230 is deposited on the substrate 200 on which the bit line is formed.
도 2b를 참조하면, 통상의 사진 식각 공정에 의해 상기 반도체 기판의 상부면이 드러날 때까지 소정 영역의 상기 제2 절연막(230) 및 제1 절연막(220)을 차례로 식각하여 제2 콘택홀(미도시)을 형성한다. 상기 제2 콘택홀을 도전성 물질로 매립하여 상기 제2 절연막(230) 및 제1 절연막(220)에 제2 콘택 플러그(235)를 형성한다. Referring to FIG. 2B, the second insulating layer 230 and the first insulating layer 220 are sequentially etched in a predetermined region until the upper surface of the semiconductor substrate is exposed by a conventional photolithography process, thereby forming a second contact hole (not shown). C). A second contact plug 235 is formed in the second insulating film 230 and the first insulating film 220 by filling the second contact hole with a conductive material.
상기 제2 콘택 플러그(235)를 포함하여 상기 제2 절연막(230) 상에 식각 저지막(237)을 형성한다. 상기 식각 저지막(237)은 후술하는 몰드막 및 희생막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(237)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다. 상기 식각 저지막(237) 상에 절연물질을 도포하여 몰드막(240)을 형성한다. An etch stop layer 237 is formed on the second insulating layer 230 including the second contact plug 235. The etch stop layer 237 is formed using a material having an etch selectivity with respect to the mold layer and the sacrificial layer described later. For example, the etch stop layer 237 is formed using a nitride such as silicon nitride. An insulating material is coated on the etch stop layer 237 to form a mold layer 240.
도 2c를 참조하면, 상기 몰드막(240) 상에 반사 방지막(미도시) 및 포토레지스트(photoresist)을 도포하여 마스크층(미도시)을 형성하고 상기 마스크층를 노광 및 현상하여 마스크 패턴(mask pattern)(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 통상의 사진 식각 공정으로 상기 몰드막의 소정 영역을 이방성 식각하고 이어서 식각 저지막(237)을 순차적으로 식각함으로써 상기 제2 콘택 플러그(235)의 상부면과 상기 제2 절연막(230)의 상부면을 부분적으로 노출시키는 제2 개구부(245)를 포함하는 몰드막 패턴(240a)을 형성한다.Referring to FIG. 2C, a mask layer (not shown) is formed by applying an anti-reflection film (not shown) and a photoresist on the mold layer 240, and a mask pattern is exposed and developed by exposing and developing the mask layer. ) (Not shown). By using the mask pattern as an etch mask, anisotropic etching of a predetermined region of the mold layer is performed by a general photolithography process, followed by sequentially etching the etch stop layer 237. The mold layer pattern 240a including the second opening 245 partially exposing the top surface of the second insulating layer 230 is formed.
도 2d를 참조하면, 상기 제2 개구부(245)의 측벽 및 저면을 포함하여 상기 몰드막 패턴(240a) 전면에 걸쳐 균일하게 제1 도전막(250)을 형성한다. 상기 제1 도전막(250)에는 N-타입이나 P-타입의 도전성 불순물로 도핑된 폴리실리콘을 이용한다.Referring to FIG. 2D, the first conductive layer 250 is uniformly formed over the entire surface of the mold layer pattern 240a including the sidewalls and the bottom surface of the second opening 245. Polysilicon doped with N-type or P-type conductive impurities is used for the first conductive layer 250.
상기 제1 도전막(250) 상에 BPSG(Boro-Phospho Silicate Glass), USG(Undoped Silicate Glass), HDP-CVD(High Density Plasma-CVD) 산화물, 또는 HTUSG(High Temperature Undoped Silicate Glass)와 같은 산화물을 증착하여 상기 제2 개구부(245)을 매립하는 희생막(255)을 형성한다. An oxide such as Boro-Phospho Silicate Glass (BPSG), Undoped Silicate Glass (USG), High Density Plasma-CVD (HDP-CVD) oxide, or High Temperature Undoped Silicate Glass (HTUSG) on the first conductive layer 250. Deposition to form a sacrificial layer 255 to fill the second opening 245.
도 2e를 참조하면, 상기 희생막(255)을 CMP 공정, 에치백 공정 또는 이들을 조합한 공정에 의해 상기 몰드막 패턴(240a)의 상부 표면이 노출되도록 평탄화 한다. Referring to FIG. 2E, the sacrificial layer 255 is planarized to expose the upper surface of the mold layer pattern 240a by a CMP process, an etch back process, or a combination thereof.
도 2f를 참조하면, 상기 제1 도전막 패턴(250a)의 측벽 상부를 일정한 높이로 노출되도록 하기 위해 상기 희생막(260) 및 몰드막 패턴(240a)을 선택적으로 식각한다. 상기 제1 도전막 패턴(250a)의 측벽 상부는 100 Å~10,000 Å의 높이로 노출되는 것이 바람직하다.Referring to FIG. 2F, the sacrificial layer 260 and the mold layer pattern 240a are selectively etched to expose the upper portion of the sidewall of the first conductive layer pattern 250a at a constant height. An upper portion of the sidewall of the first conductive layer pattern 250a may be exposed to a height of 100 mV to 10,000 mV.
이후, 상기 제1 도전막 패턴(250a)의 측벽 상부는 플라즈마 질화(Plasma Nitridation) 법에 의해 질화막(250b)을 형성한다. 상기 플라즈마 질화법은, 상기 희생막과 몰드막이 형성된 기판(200)을 380 내지 450℃로 가열시킨 상태에서, 플라즈마 상태로 여기된 N2 또는 NH3의 이온 및 라디칼이 노출된 제1 도전막 패턴(250a) 측벽의 상부 표면에 주입됨으로써 질화막(250b)을 형성하는 공정이다. 이때, 제1 도전막 패턴(250a)의 측벽 상부는 질소의 침투에 의해 질화막(250b)으로 변형된다. 상기 질화막(250b)의 두께는 5 Å~700 Å인 것이 바람직하다.Thereafter, an upper portion of the sidewall of the first conductive layer pattern 250a is formed to form the nitride layer 250b by plasma nitridation. In the plasma nitriding method, a first conductive film pattern in which ions and radicals of N 2 or NH 3 excited in a plasma state are exposed while the substrate 200 on which the sacrificial film and the mold film are formed is heated to 380 to 450 ° C. It is a process of forming the nitride film 250b by inject | pouring into the upper surface of the side wall 250a. In this case, an upper portion of the sidewall of the first conductive layer pattern 250a is deformed into the nitride layer 250b by infiltration of nitrogen. The thickness of the nitride film 250b is preferably 5 kPa to 700 kPa.
도 2g를 참조하면, 상기 커패시터 하부 전극의 몰드 역할을 한 상기 몰드막과 희생막을 습식 식각으로 제거한다. 상기 습식 식각은 Lal 용액을 이용하여 상기 몰드막과 희생막을 식각하는 리프트 오프(LIFF_OFF) 방식이다. 상기 Lal 용액은 불화암모늄, 불산 및 탈이온수를 포함하는 식각액이다.Referring to FIG. 2G, the mold layer and the sacrificial layer serving as a mold of the capacitor lower electrode are removed by wet etching. The wet etching is a lift off (LIFF_OFF) method of etching the mold layer and the sacrificial layer by using a Lal solution. The Lal solution is an etchant containing ammonium fluoride, hydrofluoric acid and deionized water.
상기 습식 식각 후 잔존하는 제1 도전막 패턴(250a)은 실린더 타입의 커패시터의 하부전극(255)이 된다.The first conductive layer pattern 250a remaining after the wet etching becomes the lower electrode 255 of the cylinder type capacitor.
상기 하부 전극(255) 상에 유전막(257)을 형성한다. 유전막(257)의 예로서는 TiO2막, Al2O3막, Y2O3막, ZrO2막, HfO 2막, BaTiO3막, SrTiO3막을 들 수 있다. 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수 있다. 상기 유전막(257)은 화학 기상 증착 또는 원자층 적층에 의해 형성되는 것이 바람직하다.A dielectric film 257 is formed on the lower electrode 255. Examples of the dielectric film 257 include a TiO 2 film, an Al 2 O 3 film, a Y 2 O 3 film, a ZrO 2 film, an HfO 2 film, a BaTiO 3 film, and an SrTiO 3 film. These may be laminated alone or two or more stacked sequentially. The dielectric film 257 is preferably formed by chemical vapor deposition or atomic layer deposition.
상기 유전막(257) 상에 커패시터의 상부 전극(255)으로서의 도전물을 적층한다. 이에 따라, 유전막(257) 상에 상부 전극(259)이 형성된다. 상기 상부 전극(259)의 예로서는 상기 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 등을 들 수 있다.A conductive material as the upper electrode 255 of the capacitor is stacked on the dielectric layer 257. Accordingly, the upper electrode 259 is formed on the dielectric film 257. Examples of the upper electrode 259 include the amorphous silicon film, the polycrystalline silicon film, the Ru film, the Pt film, the Ir film, the TiN film, the TaN film, and the WN film.
이에 따라, 하부 전극, 유전막 및 상부 전극을 포함하는 반도체 장치의 커패시터가 형성된다.As a result, a capacitor of the semiconductor device including the lower electrode, the dielectric layer, and the upper electrode is formed.
이하, 다른 실시예에 따른 반도체 장치의 커패시터 형성 방법을 상세히 설명하기로 한다.Hereinafter, a method of forming a capacitor of a semiconductor device according to another embodiment will be described in detail.
상기 커패시터 형성 방법은 기판 상에 개구부를 갖는 몰드막 패턴을 형성하는 단계, 상기 개구부의 측벽과 저면 상에 제1 도전성 불순물로 도핑된 제1 도전막을 형성하는 단계를 포함한다.The method of forming a capacitor includes forming a mold layer pattern having an opening on a substrate, and forming a first conductive layer doped with first conductive impurities on sidewalls and bottom surfaces of the opening.
상기와 같은 단계들에 대한 상세 설명은 도2a 내지 도2e에 도시된 반도체 커패시터 형성 방법과 관련하여 이미 설명된 것과 동일 또는 유사하므로 생략하기로 한다.Detailed description of the above steps will be omitted since they are the same as or similar to those already described with respect to the method of forming the semiconductor capacitor shown in FIGS. 2A through 2E.
상기 커패시터 형성 방법은, 상기 단계들 이후 상기 제1 도전막 패턴의 상부 에 제2 도전성 불순물을 이온 주입함으로써 제2 도전막을 형성하는 단계, 상기 몰드막 패턴을 제거하여 상기 제1 도전막을 하부 전극으로 형성하는 단계, 상기 하부 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부 전극을 형성하는 단계를 더 포함한다.The method of forming the capacitor may include forming a second conductive layer by ion implanting a second conductive impurity on the first conductive layer pattern after the steps, and removing the mold layer pattern to convert the first conductive layer to a lower electrode. And forming a dielectric film on the lower electrode and forming an upper electrode on the dielectric film.
도 3a 내지 도3b는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타낸다.3A to 3B illustrate a method of forming a capacitor in a semiconductor device according to an embodiment of the present invention.
도 3a를 참조하면, 평탄화 된 제1 도전막 패턴(250a)의 측벽 상부에 제2 도전성 불순물을 이온 주입하여 제2 도전막(252c)을 형성한다. 상기 제2 도전막(252c)의 도전성 불순물은 제1 도전막 패턴(250a)으로 형성된 제1 도전성 불순물과 다른 타입의 도전성을 가져야 한다. Referring to FIG. 3A, a second conductive layer 252c is formed by ion implanting a second conductive impurity onto the sidewall of the planarized first conductive layer pattern 250a. The conductive impurity of the second conductive film 252c should have a different type of conductivity than the first conductive impurity formed by the first conductive film pattern 250a.
예를 들면, 상기 제1 도전성 불순물은 5족 원소인 인(P) 비소(As) 안티몬(An) 등을 포함하는 n형 도전성 물질일 경우, 상기 도전성 불순물은 3족 원소인 붕소(B), 갈륨(Ga) 및 인듐(In)등의 p형 도전성 물질로 하여야 한다. 물론 그 반대의 경우도 동일하다.For example, when the first conductive impurity is an n-type conductive material containing phosphorus (P), arsenic (As), antimony (An), etc., which is a Group 5 element, the conductive impurity is boron (B), which is a Group 3 element, P-type conductive materials such as gallium (Ga) and indium (In) should be used. Of course, the opposite is also true.
도 3b를 참조하면, 상기 커패시터 하부 전극의 몰드 역할을 한 상기 몰드막과 희생막을 습식 식각으로 제거한다. 상기 습식 식각은 Lal 용액을 이용하여 상기 몰드막과 희생막을 식각하는 리프트 오프(LIFF_OFF) 방식이다. 상기 Lal 용액은 불화암모늄, 불산 및 탈이온수를 포함하는 식각액이다.Referring to FIG. 3B, the mold layer and the sacrificial layer serving as a mold of the capacitor lower electrode are removed by wet etching. The wet etching is a lift off (LIFF_OFF) method of etching the mold layer and the sacrificial layer by using a Lal solution. The Lal solution is an etchant containing ammonium fluoride, hydrofluoric acid and deionized water.
상기 습식 식각 후 잔존하는 도전막은 실린더 타입의 커패시터의 하부전극(255)이 된다.The conductive layer remaining after the wet etching becomes the lower electrode 255 of the cylinder type capacitor.
상기 하부 전극(255) 상에 유전막(257)을 형성한다. 유전막(257)의 예로서는 TiO2막, Al2O3막, Y2O3막, ZrO2막, HfO 2막, BaTiO3막, SrTiO3막을 들 수 있다. 이들은 단독으로 적층하거나 둘 이상을 순차적으로 적층할 수 있다. 상기 유전막(257)은 화학 기상 증착 또는 원자층 적층에 의해 형성되는 것이 바람직하다.A dielectric film 257 is formed on the lower electrode 255. Examples of the dielectric film 257 include a TiO 2 film, an Al 2 O 3 film, a Y 2 O 3 film, a ZrO 2 film, an HfO 2 film, a BaTiO 3 film, and an SrTiO 3 film. These may be laminated alone or two or more stacked sequentially. The dielectric film 257 is preferably formed by chemical vapor deposition or atomic layer deposition.
상기 유전막(257) 상에 커패시터의 상부 전극(259)으로서의 도전물을 적층한다. 이에 따라, 유전막(257) 상에 상부 전극(259)이 형성된다. 상기 상부 전극(259)의 예로서는 상기 비정질 실리콘막, 다결정 실리콘막, Ru막, Pt막, Ir막, TiN막, TaN막, WN막 등을 들 수 있다.A conductive material as the upper electrode 259 of the capacitor is stacked on the dielectric film 257. Accordingly, the upper electrode 259 is formed on the dielectric film 257. Examples of the upper electrode 259 include the amorphous silicon film, the polycrystalline silicon film, the Ru film, the Pt film, the Ir film, the TiN film, the TaN film, and the WN film.
이에 따라, 2-비트 불량을 방지할 수 있는 하부 전극, 유전막 및 상부 전극을 포함하는 반도체 장치의 커패시터가 형성된다.As a result, a capacitor of the semiconductor device including the lower electrode, the dielectric layer, and the upper electrode capable of preventing 2-bit defects is formed.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치의 커패시터 형성 방법은, 인접하는 하부 전극들 간의 브릿지(bridge)를 통해 2 비트 불량 현상을 감소시킬 수 있다. 이는, 상기 커패시터의 하부 전극이 기울어지거나 휘어져서 인접하는 하부 전극과 접촉되더라도 커패시터의 하부 전극의 상부에 있는 질화막 또는 하부 전극과 다른 타입의 도전막으로 인해 가능하게 된다.As described above, the capacitor forming method of the semiconductor device according to the embodiment of the present invention can reduce the 2-bit failure phenomenon through a bridge between adjacent lower electrodes. This is possible due to the nitride film on the upper portion of the lower electrode of the capacitor or another type of conductive film different from the lower electrode even if the lower electrode of the capacitor is inclined or bent to contact the adjacent lower electrode.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
도 1은 종래의 실린더형 커패시터의 문제점을 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view for explaining a problem of a conventional cylindrical capacitor.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.2A to 2G are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3b는 본 발명의 다른 실시예에 따른 반도체 장치의 커패시터 형성 방법을 설명하기 위한 단면도들이다.3A to 3B are cross-sectional views illustrating a method of forming a capacitor in a semiconductor device according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
200 : 기판 210 : 트렌치200: substrate 210: trench
216a: 게이트 산화막 266b: 게이트 전극216a: gate oxide film 266b: gate electrode
216c: 마스크 패턴 216 : 게이트 구조물216c: mask pattern 216: gate structure
220 : 제1 절연막 230 : 제2 절연막220: first insulating film 230: second insulating film
235 : 제2 콘택 플러그 237 : 식각 저지막235: second contact plug 237: etch stop film
240 : 몰드막 245 : 제2 개구부240 mold film 245 second opening
250 : 제1 도전막 250a: 제1 도전막 패턴250: first conductive film 250a: first conductive film pattern
250b: 질화막 250c: 제2 도전막 250b: nitride film 250c: second conductive film
255 : 하부 전극 257 : 유전막255: lower electrode 257: dielectric film
259 : 상부 전극 260 : 희생막259: upper electrode 260: sacrificial film
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| KR (1) | KR20050065011A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925032B1 (en) * | 2008-01-02 | 2009-11-03 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
-
2003
- 2003-12-24 KR KR1020030096638A patent/KR20050065011A/en not_active Application Discontinuation
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