KR20050060441A - 낮은 복잡도를 갖는 디지털 정합 필터 - Google Patents

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KR20050060441A
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Abstract

본 발명은 낮은 복잡도를 갖는 디지털 정합 필터에 관한 것이다. 이 디지털 정합 필터는 복수의 곱셈기, 복수의 덧셈기 및 복수의 지연 소자를 포함한다. 복수의 곱셈기는 디지털 정합 필터의 중심점을 기준으로 좌우 대칭성을 가지는 필터 탭 중 중심점을 기준으로 일측에 위치하는 필터 탭과 수신 신호에 대한 곱셈 연산을 수행한다. 복수의 덧셈기는 복수의 곱셈기의 출력 신호와 이전 단까지 가산된 결과를 각각 더하여 다음 단으로 출력한다. 복수의 지연 소자는 복수의 덧셈기로 입력되는 이전 단까지의 가산된 결과를 특정 시간 지연시킨다. 본 발명에 따르면, SQRC 디지털 정합 필터의 탭 계수가 중심점을 기준으로 좌우 대칭성을 가짐을 이용하여, 하드웨어 구현시 요구되는 곱셈기의 개수를 줄임으로써, 하드웨어 복잡도가 감소되고 이로 인한 칩의 면적이 축소된다. 따라서, 무선 통신시스템에서 무선 채널을 통하여 수신된 신호의 신호대잡음비(Signal-to-Noise Ratio:SNR)를 최대화할 수 있다.

Description

낮은 복잡도를 갖는 디지털 정합 필터 {DIGITAL MATCHED FILTER WITH LOW COMPLEXITY}
본 발명은 무선 통신 시스템의 디지털 정합필터(Digital Matched Filter:DMT)에 관한 것으로, 무선 통신 시스템에서 무선 채널을 통과한 후 안테나 및 RF(Radio Frequency)/IF(Intermediate Frequency)부를 거쳐 수신된 신호에 대하여 송신기의 성형필터에 대응되도록 수신기에서 신호 정합을 수행하는 디지털 정합 필터에 관한 것이다.
디지털 정합 필터는 무선 채널로부터 수신되어 아날로그-디지털 변환기를 통과한 디지털 신호를 여파하여 수신 신호의 정합을 수행하는데 사용된다.
일반적으로 디지털 정합 필터는 SQRC(Squared Root Raised Cosine) 필터를 이용하여 구현되며, 무선 통신 채널 및 전송 데이터의 속도, 채널 대역폭, 채널 용량 및 요구 비트 에러율(Bit Error Rate:BER) 등에 따라서 SQRC 필터의 탭 수와 각 탭의 계수가 설정된다.
이러한 디지털 정합 필터에 관한 종래 기술로는 대한민국 특허공개번호 1997-0013987의 "무선근거리 통신 시스템의 디지털 정합 필터"가 개시되어 있으며, 이 종래 기술은 무선으로 수신된 신호를 검색하여 수신시스템을 송신시스템에 동기시키는 기능을 수행하는 디지털 정합 필터에 대한 회로를 간략하게 설계함으로써, 전체 시스템의 사이즈 축소, 생산성 향상 및 생산 단가를 감소시키는 것을 특징으로 한다.
그러나 상기한 종래 기술은 정합 필터 계수가 '0' 또는 '1'인 경우에만 적합하게 사용될 수 있으므로, 본 발명의 대상인 SQRC 디지털 정합 필터에는 사용이 불가능하다는 문제점이 있다.
이러한 SQRC 필터의 일반적인 구성으로, 2*n+1 개의 탭을 갖는 SQRC 필터가 도 1에 도시되어 있으며, 입력된 신호(x(k))를 여파하여 출력(y(k))하기 위해, 2*n 개의 지연 소자(Z-1), 2*n+1 개의 곱셈기 및 1개의 덧셈기로 구현된다.
도 1에 도시된 SQRC 디지털 정합 필터의 주파수 특성은 다음의 [수학식 1]과 같이 나타낼 수 있으며, 첨부한 도 3에는 그 주파수 응답이 도시되어 있다.
한편, 도 1에 도시된 SQRC 디지털 정합 필터의 시간영역에서의 임펄스 응답 특성은 다음의 [수학식 2]와 같이 나타낼 수 있으며, 그 그래프는 첨부한 도 4에 도시되어 있다.
도 1에 도시된 바와 같은 2*n+1 개의 탭으로 구성되는 종래의 SQRC 디지털 정합 필터는 그 구조상 1개의 덧셈기에 따른 처리 부담으로 인해 고속 처리가 어렵다는 문제점이 있다. 따라서 도 1에 도시된 종래의 SQRC 디지털 정합 필터는 고속의 디지털 처리를 위하여 도 2에 도시된 바와 같이 구현된다.
도 2를 참조하면, 고속의 디지털 처리가 가능한 종래의 SQRC 디지털 정합 필터는 입력된 신호(x(k))를 여파하여 출력(y(k))하기 위해, 2*n+1 개의 곱셈기, 2*n 개의 지연 소자(Z-1) 및 2*n 개의 덧셈기로 구현된다.
그러나, 고속 디지털 처리를 위한 종래의 SQRC 디지털 정합 필터가 2*n+1 개의 곱셈기, 2*n 개의 지연 소자(Z-1) 및 2*n 개의 덧셈기와 같이 많은 수의 소자들로 이루어져 있기 때문에 하드웨어로 구현되는 경우 매우 복잡할 뿐만 아니라 칩의 사이즈도 많이 차지하고 그로 인해 제조 비용도 많이 소비되는 문제점이 있다.
따라서, 본 발명의 기술적 과제는 상기한 문제점을 해결하고자 하는 것으로, SQRC 필터의 탭 계수의 대칭성을 이용하여 하드웨어 구현에 요구되는 소자의 개수를 감소시켜 낮은 복잡도를 갖는 디지털 정합 필터를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 하나의 특징에 따른 디지털 정합 필터는,
무선 채널로부터 수신되는 신호를 여파하여 정합을 수행하며, 중심이 되는 필터의 탭을 구비한 디지털 정합 필터로서,
상기 중심이 되는 필터 탭을 기준으로 좌우 대칭성을 가지며 중복되는 필터 탭들 중 상기 중심이 되는 필터 탭을 기준으로 일측에 위치하는 필터 탭들과 상기 중심이 되는 필터 탭을 각각 수신 신호에 곱하여 출력하는 복수의 곱셈기; 상기 복수의 곱셈기의 출력 신호와 이전 단까지 가산된 결과를 각각 더하여 다음 단으로 출력하는 복수의 덧셈기; 및 상기 복수의 덧셈기로 입력되는 이전 단까지의 가산된 결과를 특정 시간 지연시키는 복수의 지연 소자를 포함한다.
여기서, 상기 필터의 탭 개수가 n이 자연수일 때 2*n+1 개이고, 상기 2*n+1 개의 필터 탭 중 상기 중심이 되는 필터 탭을 제외한 2*n 개의 필터 탭이 상기 중심이 되는 필터 탭을 기준으로 좌우 대칭성을 가지고 중복되는 경우, 상기 곱셈기의 개수는 n+1 개이고, 상기 덧셈기 및 지연 소자의 개수는 각각 2*n 개인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 디지털 정합 필터는,
무선 채널로부터 수신되는 신호를 여파하여 정합을 수행하며, 중심이 되는 필터의 탭이 없는 디지털 정합 필터로서,
상기 디지털 정합 필터의 탭들의 중심점을 기준으로 좌우 대칭성을 가지며 중복되는 필터 탭들 중 상기 중심점을 기준으로 일측에 위치하는 필터 탭들을 각각 수신 신호에 곱하여 출력하는 복수의 곱셈기; 상기 복수의 곱셈기의 출력 신호와 이전 단까지 가산된 결과를 각각 더하여 다음 단으로 출력하는 복수의 덧셈기; 및 상기 복수의 덧셈기로 입력되는 이전 단까지의 가산된 결과를 특정 시간 지연시키는 복수의 지연 소자를 포함한다.
여기서, 상기 필터의 탭 개수가 n이 자연수일 때 2*n 개이고, 상기 2*n 개의 필터 탭이 상기 중심점을 기준으로 좌우 대칭성을 가지고 중복되는 경우, 상기 곱셈기의 개수는 n 개이고, 상기 덧셈기 및 지연 소자의 개수는 각각 2*n-1 개인 것을 특징으로 한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 낮은 복잡도를 갖는 디지털 정합 필터에 대해서 상세하게 설명한다.
일반적인 SQRC 디지털 정합 필터는 입력된 신호(x(k))를 여파하여 출력(y(k))한다. 이것은 다음의 [수학식 3]과 같이 표현될 수 있다.
여기서, x(k)는 입력 데이터이고, h(k)는 SQRC 디지털 정합 필터의 계수이며, y(k)는 출력 데이터이다.
SQRC 정합 필터의 계수 h(k)가 2*n+1개로 일 때, 입력 데이터 x(k)에 대한 출력 데이터 y(k)는 다음의 [수학식 4]와 같이 나타낼 수 있다. 여기서, n은 자연수이다.
한편, 도 3 및 도 4에 도시된 SQRC 디지털 정합 필터의 주파수 응답 및 시간영역에서의 임펄스 응답 중, 특히 도 4에 도시된 임펄스 응답을 참조하면, SQRC 필터는 중심값을 기준으로 좌우 대칭성을 갖는 것을 알 수 있다.
따라서, 본 발명의 실시예에서는 도 4에서 나타나는 바와 같이 SQRC 필터의 중심점을 기준으로 좌우 대칭성을 갖는 탭 계수의 특성을 이용하여 본 발명의 실시예에 따른 복잡도가 감소된 SQRC 디지털 정합 필터를 구현한다.
도 5는 본 발명의 제1 실시예에 따른 복잡도가 낮은 디지털 정합 필터의 구조도이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 복잡도가 낮은 디지털 정합 필터는 n+1 개의 곱셈기(101-1, 101-2, …, 101-n, 101-n+1), 2*n 개의 지연 소자(103-1, 103-2, …, 103-n-1, 103-n, 103-n+1, …, 103-2n-1, 103-2n) 및 2*n 개의 덧셈기(105-1, 105-2, …, 105-n-1, 105-n, 105-n+1, …, 105-2n-1, 105-2n)를 포함한다.
n+1 개의 곱셈기(101-1, 101-2, …, 101-n, 101-n+1)는 입력 데이터(x(k))에 탭 계수()를 각각 곱하여 출력한다. 이 때, n+1 개의 곱셈기(101-1, 101-2, …, 101-n, 101-n+1)는 모두 동시에 곱셈 동작을 수행한다.
2*n 개의 덧셈기(105-1, 105-2, …, 105-n-1, 105-n, 105-n+1, …, 105-2n-1, 105-2n)는 n 개의 덧셈기(105-1, 105-2, …, 105-n)에 대해서는 최초 필터 탭 계수(Cn)를 곱하는 곱셈기(101-1)를 제외한 나머지 n 개의 곱셈기(101-2, …, 101-n, 101-n+1)의 출력과 이전 단에 위치한 덧셈기의 출력을 입력하고, 나머지 n 개의 덧셈기(105-n+1, …, 105-2n-1, 105-2n)에 대해서는 중심 필터 탭 계수(C0)를 곱하는 곱셈기(100-n+1)를 제외한 나머지 n 개의 곱셈기(101-1, 101-2, …, 101-n)의 출력과 이전 단에 위치한 덧셈기의 출력을 입력한다. 이 때, 최초 입력 단에 위치한 덧셈기(105-1)에는 이전 단이 1개이므로 덧셈기 없이 최초 필터 탭 계수(Cn)를 곱한 곱셈기(101-1)의 출력이 그대로 입력된다.
한편, 2*n 개의 지연 소자(103-1, 103-2, …, 103-n-1, 103-n, 103-n+1, …, 103-2n-1, 103-2n)는 각 덧셈기(105-1, 105-2, …, 105-n-1, 105-n, 105-n+1, …, 105-2n-1, 105-2n)에 입력되는 이전 단의 출력을 소정 시간 지연시킨다.
예를 들면, 덧셈기(105-1)는 2개의 곱셈기(101-1, 101-2)에서 출력되는 데이터에 대하여 하나의 곱셈기(101-2)에서 출력되는 데이터는 그대로 더하고, 나머지 하나의 곱셈기(101-1)에서 출력되는 데이터는 지연 소자(103-1)를 통하여 소정 시간 지연된 데이터를 더하여 출력한다. 마찬가지로, 덧셈기(105-n)는 곱셈기(100-n+1)에서 출력되는 데이터와 이전 단의 덧셈기(105-n-1)에서 출력되는 데이터가 지연 소자(103-n)에 의해 소정 시간 지연된 데이터를 더하여 출력한다.
한편, 덧셈기(105-1, 105-2, …, 105-n-1, 105-n, 105-n+1, …, 105-2n-1, 105-2n)의 개수가 곱셈기(101-1, 101-2, …, 101-n, 101-n+1)의 개수보다 많으므로, 여기에서 본 발명의 특징인 탭 계수의 대칭성이 이용된다. 이를 위해, n+1 개의 곱셈기(101-1, 101-2, …, 101-n, 101-n+1)의 출력 데이터 중 n 개의 출력 데이터, 즉 탭 계수 C0를 곱하는 곱셈기(101-n+1)에서 출력되는 데이터를 제외한 나머지 n 개의 곱셈기(101-1, 101-2, …, 101-n)의 출력 데이터가 2*n 개의 덧셈기(105-1, 105-2, …, 105-n-1, 105-n, 105-n+1, …, 105-2n-1, 105-2n)로 두 번씩 입력된다. 이 때, n 개의 곱셈기(101-1, 101-2, …, 101-n)의 출력 데이터는 탭 계수 와 의 대칭성에 따라 각각 입력된다. 즉, 종래 의 탭 계수를 곱하는 곱셈기에서 출력되는 데이터가 더해질 덧셈기(105-n+1, …, 105-2n-1, 105-2n)에 에 대칭되는 탭 계수 를 곱하는 곱셈기(101-1, 101-2, …, 101-n)에서 출력되는 데이터가 각각 입력되어 더해진다.
이와 같이, SQRC 디지털 정합 필터의 중심점을 기준으로 좌우 대칭성을 가지는 특성을 이용하여 중복되는 필터의 탭과 입력 데이터와의 곱셈 연산을 수행하는 곱셈기를 제거하고, 중복된 필터의 탭에 대한 입력 데이터와의 곱셈 연산은 대칭성을 갖는 필터 탭과 입력 데이터와의 곱셈 결과를 사용함으로써 곱셈기의 개수가 많은 수, 상기의 예를 참조하면 n 개가 감소될 수 있다. 즉, 종래 2*n+1 개의 탭이 요구되는 디지털 SQRC 정합 필터에서 2*n 개의 지연 소자, 2*n 개의 곱셈기 및 2*n 개의 덧셈기로 구현되던 것을 2*n 개의 지연 소자, n 개의 곱셈기 및 2*n 개의 덧셈기로 구현함으로써 하드웨어의 복잡도가 감소된다.
한편, SQRC 디지털 정합 필터에서 중심점의 탭이 없이 좌우 대칭성을 갖는 경우에 대해 설명한다.
도 6은 본 발명의 제2 실시예에 따른 복잡도가 낮은 디지털 정합 필터의 구조도이다.
도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 복잡도가 낮은 디지털 정합 필터는 도 5를 참조하여 설명한 2*n+1 개의 탭을 요구하는 SQRC 디지털 정합 필터의 구조에서 중심점의 탭이 없이 2*n 개의 탭만이 있기 때문에, 도 5에 도시된 구조에서 중심 탭 계수(C0)와 관련되는 구성요소가 제거된 구조를 갖는다. 즉, 2*n 개의 탭 계수가 중심점의 탭이 없이 좌우 대칭성을 갖기 때문에 본 발명의 제2 실시예에 따른 복잡도가 낮은 디지털 정합 필터는 n 개의 곱셈기(201-1, 201-2, …, 201-n), 2*n-1 개의 지연 소자(203-1, 203-2, …, 203-n-1, 203-n, 203-n+1, …, 203-2n-1) 및 2*n-1 개의 덧셈기(205-1, …, 205-n-1, 205-n, 205-n+1, …, 205-2n-1)를 포함한다.
도 6에 도시된 본 발명의 제2 실시예에 따른 디지털 정합 필터는 도 5에 도시된 본 발명의 제1 실시예에 따른 디지털 정합 필터에서 그 구조상 중심점의 탭 계수(C0)와 관련된 구성요소를 제외하고는 디지털 정합 필터의 중심점을 기준으로 좌우 대칭성을 가지는 특성을 이용하여 중복되는 필터의 탭과 입력 데이터와의 곱셈 연산을 수행하는 곱셈기를 제거함으로써 곱셈기의 개수가 감소되는 특징을 갖는 다는 점에서 모두 동일하므로 도 5를 참조하는 경우 설명의 편의 및 간결을 위해 여기에서는 생략하여도 본 기술분야의 당업자에 의해 쉽게 이해될 수 있을 것이다.
이와 같이, 디지털 정합 필터의 중심점을 기준으로 좌우 대칭성을 가지는 특성을 이용하여 중복되는 필터의 탭과 입력 데이터와의 곱셈 연산을 수행하는 곱셈기를 제거하고, 중복된 필터의 탭에 대한 입력 데이터와의 곱셈 연산은 대칭성을 갖는 필터 탭과 입력 데이터와의 곱셈 결과를 사용함으로써 곱셈기의 개수가 많은 수가 감소될 수 있다. 보다 구체적으로, 종래 2*n 개의 탭이 요구되는 디지털 SQRC 정합 필터에서 2*n-1 개의 지연 소자, 2*n 개의 곱셈기 및 2*n-1 개의 덧셈기로 구현되던 것을 2*n-1 개의 지연 소자, n 개의 곱셈기 및 2*n-1 개의 덧셈기로 구현함으로써 n 개의 곱셈기의 개수가 감소되어 하드웨어의 복잡도가 감소된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
본 발명에 따르면, SQRC 디지털 정합 필터의 탭 계수가 중심점을 기준으로 좌우 대칭성을 가짐을 이용하여, 하드웨어 구현시 요구되는 곱셈기의 개수를 줄임으로써, 하드웨어 복잡도가 감소되고 이로 인한 칩의 면적이 축소된다. 따라서, 무선 통신시스템에서 무선 채널을 통하여 수신된 신호의 신호대잡음비(Signal-to-Noise Ratio:SNR)를 최대화할 수 있다.
도 1은 종래의 디지털 정합 필터의 구조도이다.
도 2는 종래의 고속 신호 처리를 위한 디지털 정합 필터의 구조도이다.
도 3은 일반적인 디지털 정합 필터의 주파수 응답을 도시한 그래프이다.
도 4는 일반적인 디지털 정합 필터의 시간영역 임펄스 응답을 도시한 그래프이다.
도 5는 본 발명의 제1 실시예에 따른 디지털 정합 필터의 구조도이다.
도 6은 본 발명의 제2 실시예에 따른 디지털 정합 필터의 구조도이다.

Claims (7)

  1. 무선 채널로부터 수신되는 신호를 여파하여 정합을 수행하며, 중심이 되는 필터의 탭을 구비한 디지털 정합 필터에 있어서,
    상기 중심이 되는 필터 탭을 기준으로 좌우 대칭성을 가지며 중복되는 필터 탭들 중 상기 중심이 되는 필터 탭을 기준으로 일측에 위치하는 필터 탭들과 상기 중심이 되는 필터 탭을 각각 수신 신호에 곱하여 출력하는 복수의 곱셈기;
    상기 복수의 곱셈기의 출력 신호와 이전 단까지 가산된 결과를 각각 더하여 다음 단으로 출력하는 복수의 덧셈기; 및
    상기 복수의 덧셈기로 입력되는 이전 단까지의 가산된 결과를 특정 시간 지연시키는 복수의 지연 소자
    를 포함하는 디지털 정합 필터.
  2. 제1항에 있어서,
    상기 필터의 탭 개수가 n이 자연수일 때 2*n+1 개이고, 상기 2*n+1 개의 필터 탭 중 상기 중심이 되는 필터 탭을 제외한 2*n 개의 필터 탭이 상기 중심이 되는 필터 탭을 기준으로 좌우 대칭성을 가지고 중복되는 경우,
    상기 곱셈기의 개수는 n+1 개이고,
    상기 덧셈기 및 지연 소자의 개수는 각각 2*n 개인
    것을 특징으로 하는 디지털 정합 필터.
  3. 제2항에 있어서,
    상기 2*n 개의 덧셈기 중 n 개의 덧셈기로는 상기 n+1 개의 곱셈기 중 n개의 곱셈기의 출력이 입력되고,
    상기 2*n 개의 덧셈기 중 상기 n 개의 덧셈기를 제외한 나머지 n 개의 덧셈기로는 상기 n+1 개의 곱셈기 중 상기 중심이 되는 필터 탭을 곱하는 곱셈기의 출력을 제외한 나머지 n 개의 곱셈기 출력이 상기 필터 탭에 대해 대칭이 되도록 입력되는
    것을 특징으로 하는 디지털 정합 필터.
  4. 무선 채널로부터 수신되는 신호를 여파하여 정합을 수행하며, 중심이 되는 필터의 탭이 없는 디지털 정합 필터에 있어서,
    상기 디지털 정합 필터의 탭들의 중심점을 기준으로 좌우 대칭성을 가지며 중복되는 필터 탭들 중 상기 중심점을 기준으로 일측에 위치하는 필터 탭들을 각각 수신 신호에 곱하여 출력하는 복수의 곱셈기;
    상기 복수의 곱셈기의 출력 신호와 이전 단까지 가산된 결과를 각각 더하여 다음 단으로 출력하는 복수의 덧셈기; 및
    상기 복수의 덧셈기로 입력되는 이전 단까지의 가산된 결과를 특정 시간 지연시키는 복수의 지연 소자
    를 포함하는 디지털 정합 필터.
  5. 제4항에 있어서,
    상기 필터의 탭 개수가 n이 자연수일 때 2*n 개이고, 상기 2*n 개의 필터 탭이 상기 중심점을 기준으로 좌우 대칭성을 가지고 중복되는 경우,
    상기 곱셈기의 개수는 n 개이고,
    상기 덧셈기 및 지연 소자의 개수는 각각 2*n-1 개인
    것을 특징으로 하는 디지털 정합 필터.
  6. 제5항에 있어서,
    상기 2*n-1 개의 덧셈기 중 n-1 개의 덧셈기로는 상기 n 개의 곱셈기 중 n-1개의 곱셈기의 출력이 입력되고,
    상기 2*n-1 개의 덧셈기 중 상기 n-1 개의 덧셈기를 제외한 나머지 n 개의 덧셈기로는 상기 n 개의 곱셈기의 출력이 상기 필터 탭에 대해 대칭이 되도록 입력되는
    것을 특징으로 하는 디지털 정합 필터.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 디지털 정합 필터가 SQRC(Squared Root Raised Cosine) 디지털 정합 필터인 것을 특징으로 하는 디지털 정합 필터.
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* Cited by examiner, † Cited by third party
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