KR20050059918A

KR20050059918A - Test circuit

Info

Publication number: KR20050059918A
Application number: KR1020030091643A
Authority: KR
Inventors: 강용구
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-12-15
Filing date: 2003-12-15
Publication date: 2005-06-21
Also published as: KR100576460B1

Abstract

본 발명은 테스트 모드회로에 관한 것으로서, 보다 상세하게는 테스트 모드회로에 소정 수의 테스트 인에이블신호의 조합을 통해 다양한 테스트 모드 항목을 생성하여 레이아웃 시에 배선수를 줄여 칩 면적을 확보할 수 있는 기술이다. 이를 위한 본 발명은 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여 어드레스를 디코딩하여 복수개의 테스트 인에이블신호를 출력하는 테스트 모드 발생부와, N개의 테스트 인에이블신호를 디코딩하여 2^N개의 테스트 모드 신호를 출력하는 디코더와, 상기 디코더의 출력을 구동시켜 출력하는 구동부를 포함하여 구성하여, 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있는 효과가 있다.The present invention relates to a test mode circuit, and more particularly, a variety of test mode items can be generated by combining a predetermined number of test enable signals in a test mode circuit, thereby reducing the number of wirings in the layout, thereby ensuring chip area. Technology. To this end, the present invention provides a combination of a test mode register setting signal TMRS and a reset signal RST for resetting a register, a test mode generator for decoding an address and outputting a plurality of test enable signals, and decoding N test enable signals. And a decoder for outputting 2 ^N test mode signals and a driver for driving and outputting the output of the decoder, so that a sufficient test mode item can be made with only a small number of wires, thereby minimizing chip area. There is.

Description

Test mode circuit

본 발명은 테스트 모드회로에 관한 것으로서, 보다 상세하게는 테스트 모드회로에 소정 수의 테스트 인에이블신호의 조합을 통해 다양한 테스트 모드 항목을 생성하여 레이아웃 시에 배선수를 줄여 칩 면적을 확보할 수 있는 기술이다. The present invention relates to a test mode circuit, and more particularly, a variety of test mode items can be generated by combining a predetermined number of test enable signals in a test mode circuit, thereby reducing the number of wirings in the layout, thereby ensuring chip area. Technology.

일반적으로, 반도체 메모리 장치의 설계, 제조 후에 반도체 메모리 장치의 여러 가지의 동작 특성에 대하여 테스트를 수행한다. In general, after designing and manufacturing a semiconductor memory device, tests are performed on various operating characteristics of the semiconductor memory device.

이러한 테스트를 수행하기 위해서 반도체 메모리 장치를 일반 동작 모드가 아닌 테스트 모드로 설정하여야 하고, 수행되는 테스트의 종류에 따라 다수의 테스트 모드로 구분하여 설정한다. 이러한 테스트 모드 항목을 설정하기 위해서 별도의 테스트 핀을 통해 소정의 테스트 모드 신호를 입력시킴으로써 테스트 모드 항목을 설정한다. In order to perform such a test, the semiconductor memory device should be set to a test mode instead of a normal operation mode, and the semiconductor memory device is divided into a plurality of test modes according to the types of tests to be performed. In order to set the test mode item, the test mode item is set by inputting a predetermined test mode signal through a separate test pin.

도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 모드회로를 나타낸 블록도이다.1 is a block diagram illustrating a test mode circuit of a semiconductor memory device according to the related art.

종래의 테스트 모드 회로는 테스트 모드 발생부(1)를 구비하고, 테스트 모드 발생부(1)는 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST에 의해 제어되어 어드레스 ADD<0:7>를 디코딩하여 총 64개의 테스트 모드신호 TM<0:63>를 출력한다. 그에따라, 테스트 모드 발생부(1)로부터 64개의 테스트 신호 TM<0:63>를 각각 내부 회로로 보내기 위한 64개의 배선이 필요하게 된다.The conventional test mode circuit includes a test mode generator 1, which is controlled by the test mode register setting signal TMRS and the reset signal RST for resetting the registers to address ADD <0: 7 Decode> to output a total of 64 test mode signals TM <0:63>. Accordingly, 64 wires are required for sending 64 test signals TM <0:63> from the test mode generator 1 to the internal circuits, respectively.

여기서는 64개의 테스트 신호 TM<0:63>를 예로 들고 있으나, 테스트 모드 항목의 수가 많을수록 배선수가 증가하여 배선이 혼잡하고, 반도체 메모리 장치의 레이아웃 면적이 증가하는 문제점이 있다.Here, 64 test signals TM <0:63> are taken as an example. However, as the number of test mode items increases, the number of wirings increases, the wiring becomes crowded, and the layout area of the semiconductor memory device increases.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, N개의 배선을 통해 N개의 테스트 인에이블신호를 조합하여 2^N개의 테스트 모드 항목을 설정할 수 있도록하여 배선 배치가 간편하고 반도체 메모리 장치의 레이아웃 면적을 줄일 수 있도록 하는데 있다.An object of the present invention for solving the above problems, by combining the ^N test enable signal through the N wires to set the 2 ^N test mode items to simplify the wiring arrangement and layout area of the semiconductor memory device To reduce the

상기 과제를 달성하기 위한 본 발명은 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여, 어드레스를 디코딩하여 복수개의 테스트 인에이블신호를 출력하는 테스트 모드 발생부와, N개의 테스트 인에이블신호를 디코딩하여 2^N개의 테스트 모드 신호를 출력하는 디코더와, 상기 디코더의 출력을 구동시켜 출력하는 구동부를 포함하여 구성함을 특징으로 한다.The present invention for achieving the above object is a test mode generating unit for combining the test mode register setting signal TMRS and the reset signal RST for resetting the register to decode the address and output a plurality of test enable signals, and N tests And a decoder for decoding the enable signal and outputting 2 ^N test mode signals, and a driver for driving and outputting the output of the decoder.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 테스트 모드회로도이다.2 is a test mode circuit diagram according to an embodiment of the present invention.

테스트 모드회로는 테스트 모드 발생부(10), 테스트 인에이블신호 TE<0:5>를 반전시키는 인버터 I1, 복수개의 디코더(20), 및 복수개의 구동부(30)로 구성된다.The test mode circuit is composed of a test mode generator 10, an inverter I1 for inverting the test enable signals TE <0: 5>, a plurality of decoders 20, and a plurality of drivers 30.

테스트 모드 발생부(10)는 테스트 모드 레지스터 세팅 신호 TMRS와 레지스터를 리셋시키기 위한 리셋신호 RST를 조합하여, 어드레스 ADD<0:7>를 디코딩하여 6개의 테스트 인에이블신호 TE<0:5>를 출력한다.The test mode generating unit 10 combines the test mode register setting signal TMRS and the reset signal RST for resetting the register, decodes the addresses ADD <0: 7>, and generates six test enable signals TE <0: 5>. Output

복수개의 디코더(20)는 테스트 인에이블신호 TE<0:5>와 TEB<0:5>를 낸드조합하는 낸드게이트 NAND1, NAND2 및 낸드게이트 NAND1, NAND2의 출력을 노아조합하는 노아게이트 NOR1로 구성되어, 원하는 테스트 모드 항목으로 테스트가 수행되도록 64개의 테스트 신호 TF<0:63> 중 해당하는 테스트신호를 활성화시켜 출력한다.The plurality of decoders 20 include NAND gates NAND1, NAND2 for NAND combining the test enable signals TE <0: 5> and TEB <0: 5>, and NORGATE NOR1 for NOR combining the outputs of the NAND gates NAND1, NAND2. Then, the test signals are activated and output from the 64 test signals TF <0:63> so that the test is performed with a desired test mode item.

복수개의 구동부(30)는 인버터 I2, I3를 직렬로 연결하여 디코더(20)의 출력인 테스트 신호 TF<0:63>를 구동시켜 테스트 모드신호 TM<0:63>를 출력한다. 복수개의 구동부(30)는 테스트 인에이블신호 TE<0:5>의 배선이 너무길어 구동능력이 떨어지는 경우 구동 능력을 향상시키기 위해 사용된다.The plurality of driving units 30 connect the inverters I2 and I3 in series to drive the test signals TF <0:63>, which are outputs of the decoder 20, to output the test mode signals TM <0:63>. The plurality of driving units 30 are used to improve the driving capability when the test enable signal TE <0: 5> is too long to drive.

도 3은 본 발명의 다른 실시예에 따른 테스트 모드회로도이다.3 is a test mode circuit diagram according to another embodiment of the present invention.

도 2와 구성이 유사하며 다만, 디코더(50)가 테스트 인에이블신호 TE<0:5>와 TEB<0:5>를 논리조합하는 노아게이트 NOR2, NOR3 및 노아게이트 NOR2, NOR3의 출력을 낸드조합하는 낸드게이트 NAND3로 구성된다.The configuration is similar to that of FIG. 2, except that the decoder 50 NAND outputs of NOR gates NOR2, NOR3 and NOR gates NOR2, NOR3 that logically combine the test enable signals TE <0: 5> and TEB <0: 5>. NAND gate NAND3 to be combined.

도 2 및 도 3과 같이, 디코더(20, 50)를 구비하여 6개의 테스트 인에이블신호 TE<0:5>를 조합하여 2⁶=64개의 테스트 모드신호를 출력함으로써 테스트 모드 발생부(10, 40)로부터 테스트 모드신호를 수신할 내부회로까지 64개의 배선처리를 하지 않고 6개의 배선처리만으로 충분하게 된다.As shown in FIGS. 2 and 3, the decoders 20 and 50 are provided to combine 6 test enable signals TE <0: 5> to output 2 ⁶ = 64 test mode signals to generate the test mode generator 10, 6 wiring processes are sufficient without 64 wiring processes from 40) to the internal circuit to receive the test mode signal.

여기서는 테스트 모드 항목이 64개인 경우를 예로 들고 있으나, 테스트 모드 발생부(10)로부터 출력되는 테스트 인에이블신호 TE가 N개인 경우 디코더(20, 50)를 통해 조합함으로써 2^N개의 테스트 항목을 생성할 수 있다. 따라서, N개의 배선만으로 2^N개의 테스트 항목을 생성할 수 있어 칩면적을 최소화할 수 있다.Here, the case of 64 test mode items is taken as an example, but when N test enable signals TE output from the test mode generator 10 are N, 2 ^N test items may be generated by combining through the decoders 20 and 50. Can be. Therefore, 2 ^N test items can be generated using only N wires, thereby minimizing chip area.

도 4는 본 발명에 따른 테스트 모드신호를 제어하기 위한 구동 회로도이다.4 is a driving circuit diagram for controlling a test mode signal according to the present invention.

구동 회로는 퓨즈부(70)와 테스트 모드 신호 제어부(80)로 구성된다. The driving circuit includes a fuse unit 70 and a test mode signal controller 80.

퓨즈부(70)는 퓨즈 FUSE, 엔모스 트랜지스터 NM1, NM2, NM3, 및 인버터 I7, I8, I9로 구성된다. 엔모스 트랜지스터 NM1, NM2는 퓨즈 FUSE와 접지전압 VSS 사이에 연결되어 리셋신호 RST에 의해 제어된다. 엔모스 트랜지스터 NM3는 퓨즈 FUSE와 엔모스 트랜지스터 NM1의 공통노드에 드레인이 연결되고 소스에는 접지전압 VSS이 인가된다. 인버터 I7 내지 I9는 퓨즈부(70)의 출력단에 직렬로 연결되고, 인버터 I7의 출력은 엔모스 트랜지스터 NM3의 게이트에 인가된다.The fuse unit 70 is composed of a fuse FUSE, an NMOS transistor NM1, NM2, NM3, and inverters I7, I8, I9. The NMOS transistors NM1 and NM2 are connected between the fuse FUSE and the ground voltage VSS and controlled by the reset signal RST. The NMOS transistor NM3 has a drain connected to the common node of the fuse FUSE and the NMOS transistor NM1, and a ground voltage VSS is applied to the source. The inverters I7 to I9 are connected in series to the output terminal of the fuse unit 70, and the output of the inverter I7 is applied to the gate of the NMOS transistor NM3.

테스트 모드 신호 제어부(80)는 테스트 모드신호 TM<0>와 퓨즈부(70)의 출력인 퓨즈모드신호 FM<0>를 논리조합하는 노아게이트 NOR4와 인버터 I10로 구성되어 테스트 신호 TEST0를 출력한다.The test mode signal controller 80 is composed of a NOA gate NOR4 that logically combines the test mode signal TM <0> and the fuse mode signal FM <0>, which is an output of the fuse unit 70, and an inverter I10 to output a test signal TEST0. .

테스트 항목 중에 지연시간이나, AC 파라미터의 조정 등 중요한 테스트 항목인 경우에는 도 4와 같은 구동회로를 통해 퓨즈부(70)의 퓨즈 FUSE를 제어함으로써 테스트 모드신호 TM<0:63>를 퓨즈모드신호 FM신호와 논리조합시켜 출력할 수 있다.In the case of important test items such as delay time or adjustment of AC parameters among the test items, the test mode signal TM <0:63> is converted into the fuse mode signal by controlling the fuse fuse of the fuse unit 70 through the driving circuit as shown in FIG. Can be output in logical combination with FM signal.

이처럼 중요한 테스트 모드 항목인 경우에는 퓨즈회로를 사용하여 설계 검증 후 마스크 리비젼없이 대응 가능하다.In the case of such an important test mode item, the fuse circuit can be used to verify the design without mask revision.

이상에서 살펴본 바와 같이, 본 발명은 적은 배선수만으로 충분한 테스트 모드 항목을 만들 수 있어 칩의 면적을 최소화할 수 있으며, 배선수가 적어 간단하게 레이아웃의 구현이 가능한 효과가 있다. As described above, the present invention can make a sufficient test mode item with only a small number of wires, thereby minimizing the area of the chip, and has a small number of wires, thereby simplifying the layout.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, replacements and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1은 종래 기술에 따른 반도체 메모리 장치의 테스트 모드회로를 나타낸 블록도.1 is a block diagram illustrating a test mode circuit of a semiconductor memory device according to the prior art.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 모드회로의 구성도.2 is a configuration diagram of a test mode circuit of a semiconductor memory device according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 테스트 모드회로의 구성도.3 is a configuration diagram of a test mode circuit of a semiconductor memory device according to another embodiment of the present invention.

도 4는 본 발명에 따른 테스트 모드 회로를 응용한 반도체 메모리 장치의 회로도.4 is a circuit diagram of a semiconductor memory device to which the test mode circuit according to the present invention is applied.

Claims

A test mode generating unit for combining the test mode register setting signal TMRS and the reset signal RST for resetting the register to decode an address and output a plurality of test enable signals;

A decoder for decoding the N test enable signals and outputting 2 ^N test mode signals; And

A driving unit driving and outputting the output of the decoder;

Test mode circuit, characterized in that configured to include.

The method of claim 1, wherein the decoder,

A first NAND gate NAND combining the plurality of test enable signals and the inverted plurality of test enable signals;

A second NAND gate NAND combining the plurality of test enable signals and the inverted plurality of test enable signals; And

A noah gate for performing a nil calculation on the outputs of the first and second NAND gates;

Test mode circuit, characterized in that consisting of.

The method of claim 1, wherein the decoder,

A first NOR gate outputting a NOR combination of the plurality of test enable signals and the inverted plurality of test enable signals;

A second NOR gate outputting a NOR combination of the plurality of test enable signals and the inverted plurality of test enable signals; And

A NAND gate for NAND combining the outputs of the first and second NOR gates;

Test mode circuit, characterized in that consisting of.

The test mode circuit according to claim 1, further comprising a test driving circuit for controlling the output of the test mode signal.

The method of claim 4, wherein the test drive circuit,

A fuse unit controlling an output by a fuse; And

A test mode signal controller configured to logically combine the output of the fuse unit and the test mode signal to output a test signal;

Test mode circuit, characterized in that consisting of.

The method of claim 5, wherein the fuse unit,

A fuse having one side connected to the power supply voltage;

A first NMOS transistor having a drain connected to the other side of the fuse and controlled by the reset signal;

A second NMOS transistor controlled by the power supply voltage and having a drain connected to a source of the first NMOS transistor and a ground voltage applied to the source;

A third NMOS transistor having a drain connected to the other side of the fuse and a ground voltage applied to a source;

A first inverter having an input terminal connected to a drain of the third NMOS transistor and an output terminal connected to a gate of the third NMOS transistor; And

Second and third inverters sequentially connected to an output terminal of the first inverter;

Test mode circuit comprising the.

The method of claim 5, wherein the test mode signal control unit,

A NOA gate for performing a NO operation on the test mode signal and the output of the fuse unit; And

An inverter for inverting and outputting the output of the noah gate;

Test mode circuit comprising the.

The test mode circuit according to claim 1, further comprising an inverter for inverting the test enable signal between the test mode generator and the decoder.