KR20050059911A - A method for forming a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, PMOS 를 사용하는 반도체소자의 신뢰성 평가에 의해 발생되는 PMOS HCD ( Hot Carrier Degradation, 이하에서 HCD 라 함 ) 특성을 개선할 수 있도록 하기 위하여, 드레인영역 측의 채널영역이 돌출되도록 활성영역을 형성하여 상기 채널영역의 에지부와 소자분리영역의 경계부에서 상기 HCD 현상에 의한 트래핑을 억제함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device. In order to improve PMOS HCD (Hot Carrier Degradation) characteristics generated by reliability evaluation of a semiconductor device using a PMOS, the drain region side The active region is formed such that the channel region of the channel region protrudes, thereby suppressing trapping caused by the HCD phenomenon at the edge portion of the channel region and the boundary of the device isolation region, thereby improving the characteristics and reliability of the semiconductor device.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 PMOS를 사용하는 반도체소자의 신뢰성 평가에 의해 발생되는 PMOS HCD ( Hot Carrier Degradation ) 특성을 개선할 수 있도록 이웃하는 소자분리막에 전자의 트랩이 없도록 하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, and in particular, to avoid trapping of electrons in a neighboring device isolation film so as to improve PMOS HCD (Hot Carrier Degradation) characteristics generated by reliability evaluation of semiconductor devices using PMOS. It's about technology.
도 1 내지 도 3 은 종래기술에 따른 반도체소자의 형성방법을 도시한 도면으로서, 소자의 수명을 보장하기 위한 번 인 스크린 테스트 ( burn in screen test )에서 번 인 스트레스 ( burn in stress ) 에 의한 트랜지스터의 핫 캐리어 특성 열화가 발생되고, 상기 핫 캐리어 현상에 의한 네가티브 옥사이드 전하 ( negative oxide charge ) 가 트래핑 ( trapping ) 되어 핫 캐리어 디그리데이션 ( hot carrier degradation ) 에 의한 PMOS 트랜지스터의 채널이 짧아지는 문제점을 도시한 것이다. 1 to 3 are diagrams illustrating a method of forming a semiconductor device according to the prior art, in which a transistor due to burn in stress is used in a burn in screen test to ensure the lifetime of the device. Deterioration of the hot carrier characteristics, negative oxide charge trapped by the hot carrier phenomenon trapping the channel of the PMOS transistor due to hot carrier degradation shows that the channel shortens It is.
상기 도 1 은 직사각형의 활성영역(200)을 정의하는 소자분리 영역(100)을 설계하고, 상기 활성영역(200)에 수직한 방향으로 워드라인, 즉 게이트 영역(300)을 설계하고, 상기 활성영역(200) 상의 상기 게이트 영역(300)에 채널영역(도시안됨)을 설계한 것을 도시한 설계도이다.1 illustrates a device isolation region 100 defining a rectangular active region 200, a word line in a direction perpendicular to the active region 200, that is, a gate region 300. A design diagram illustrating a channel region (not shown) is designed in the gate region 300 on the region 200.
상기 도 1 의 설계도를 이용한 제조 공정에서 상기 활성영역(200)의 드레인 영역과 채널영역의 경계면에 위치한 게이트산화막(도시안됨)에 전하 트랩(400)이 형성된다. In the manufacturing process using the schematic diagram of FIG. 1, the charge trap 400 is formed on the gate oxide layer (not shown) positioned at the interface between the drain region and the channel region of the active region 200.
또한, 상기 드레인 영역 측에 위치한 채널영역과 소자분리 영역(100)의 경계면에 전하 트랩(400)이 형성된다. In addition, a charge trap 400 is formed at an interface between the channel region and the device isolation region 100 positioned on the drain region side.
이때, 상기 전하 트랩(400)과 소오스 영역까지의 거리가 채널영역으로 동작하게 되므로, 상기 채널영역의 중앙부분은 "A", 에지부는 "B"의 채널 길이로 짧아지게 된다. At this time, since the distance between the charge trap 400 and the source region is operated as a channel region, the center portion of the channel region is shortened to a channel length of "A" and the edge portion "B".
상기 도 2 는 상기 도 1 에서의 활성영역(200) 내에 존재하는 소오스영역, 채널영역 및 드레인영역의 에너지 준위를 도시한 것으로, 상기 채널영역의 중앙부와 에지부의 채널 길이가 도시된다. FIG. 2 illustrates energy levels of the source region, the channel region and the drain region existing in the active region 200 of FIG. 1, and shows channel lengths of the center portion and the edge portion of the channel region.
상기 도 3 은 상기 도 1 의 ⓐ 부분을 반도체소자의 제조공정에 따라 형성한 부분 단면도로서, PMOS 트랜지스터를 형성한 것을 도시한다.3 is a partial cross-sectional view of the semiconductor device of FIG. 1 formed in accordance with a manufacturing process of a semiconductor device, and illustrates the formation of a PMOS transistor.
먼저, 반도체기판(도시안됨)에 활성영역(11)을 정의하는 소자분리막(13)을 형성한다. 이때, 상기 소자분리막(13)은 트렌치형으로 형성한 것으로, 트렌치의 측벽에 측벽 산화막(도시안됨)이 형성된 것이다. First, an isolation layer 13 defining an active region 11 is formed on a semiconductor substrate (not shown). In this case, the device isolation layer 13 is formed in a trench shape, and a sidewall oxide film (not shown) is formed on sidewalls of the trench.
그리고, 상기 반도체기판 상에 게이트산화막(15) 및 게이트전극 물질층(17)을 형성한다. A gate oxide film 15 and a gate electrode material layer 17 are formed on the semiconductor substrate.
그 다음, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 게이트전극 물질층(17) 및 게이트산화막(15)을 식각하여 게이트전극을 형성한다. Next, the gate electrode material layer 17 and the gate oxide layer 15 are etched by a photolithography process using a gate electrode mask (not shown) to form a gate electrode.
상기 게이트전극 측벽에 절연막 스페이서(19)를 형성하는 공정 및 상기 활성영역(11)에 불순물을 이온주입하여 소오스/드레인(도시안됨)을 형성하는 공정을 실시한다. A process of forming an insulating layer spacer 19 on the sidewall of the gate electrode and a process of forming a source / drain (not shown) by implanting impurities into the active region 11 are performed.
후속 공정으로, 번 인 스트레스에 의한 핫 캐리어 디그리데이션으로 상기 게이트산화막(15) 및 측벽 산화막에 네가티브 옥사이드 전하가 트래핑되어 채널길이가 짧아지게 된다. In a subsequent process, a negative oxide charge is trapped on the gate oxide layer 15 and the sidewall oxide layer by hot carrier degradation caused by burn-in stress, thereby shortening the channel length.
상기한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, PMOS 트랜지스터의 채널 길이가 짧아져 트랜지스터의 오프 상태 전류 ( off state current ) 및 동작 전류 ( standby current ) 를 증가시키는 현상이 유발된다. 이로 인하여 반도체소자의 특성 및 신뢰성이 저하되는 문제점이 있다. As described above, in the method of forming a semiconductor device according to the related art, a channel length of a PMOS transistor is shortened, thereby causing a phenomenon of increasing an off state current and a standby current of the transistor. As a result, there is a problem in that the characteristics and reliability of the semiconductor device are deteriorated.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 채널이 짧아지는 부분인 채널영역의 에지부와 소자분리 영역의 경계부에 형성되는 활성영역을 드레인 영역에서 넓어지도록 사선으로 형성하거나 라운딩 되도록 형성하여 핫 캐리어에 의해 발생하는 네가티브 옥사이드 전하가 채널영역과 인접된 소자분리막의 측벽 산화막에 트래핑되는 현상을 억제함으로써 채널영역의 에지부에서 채널이 짧아지는 현상을 방지하고 그에 따른 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다. In order to solve the above problems of the prior art, the active region formed at the edge portion of the channel region, which is the portion where the channel is shortened, and the boundary portion of the device isolation region, is formed to be diagonally formed or rounded so as to widen in the drain region. By suppressing the trapping of the negative oxide charge generated by the hot carriers on the sidewall oxide layer of the device isolation layer adjacent to the channel region, the shortening of the channel at the edge of the channel region is prevented and the device characteristics and reliability are improved accordingly. It is an object of the present invention to provide a method for forming a semiconductor device.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
소오스영역과 드레인 영역이 각각 직사각형 형태로 형성되고 상기 드레인 영역이 더 길게 설계되며 상기 소오스영역과 드레인영역 사이의 채널영역이 사다리꼴형태로 형성되는 활성영역을 반도체기판에 정의하는 소자분리막을 형성하는 공정과,A process of forming a device isolation film defining an active region in a semiconductor substrate in which a source region and a drain region are each formed in a rectangular shape, the drain region is designed to be longer, and a channel region between the source region and the drain region is formed in a trapezoidal shape. and,
상기 반도체기판 상에 게이트산화막와 게이트전극 물질층 적층구조의 게이트전극을 형성하는 공정과, Forming a gate electrode having a gate oxide film and a gate electrode material layer stacked structure on the semiconductor substrate;
후속 공정으로 상기 게이트전극 측벽에 절연막 스페이서를 형성하고 상기 소오스/드레인 영역에 불순물을 이온주입하여 소오스/드레인을 형성하는 공정을 포함하는 것을 제1특징으로 한다. A first feature is a subsequent step of forming an insulating film spacer on the sidewall of the gate electrode and implanting impurities into the source / drain region to form a source / drain.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In addition, the method of forming a semiconductor device according to the present invention to achieve the above object,
소오스영역과 드레인 영역이 각각 직사각형 형태로 형성되고 적어도 상기 드레인영역 측의 채널영역이 라운딩되어 돌출된 형태로 형성되는 활성영역을 반도체기판에 정의하는 소자분리막을 형성하는 공정과,Forming a device isolation film defining an active region in the semiconductor substrate, wherein the source region and the drain region are each formed in a rectangular shape and at least the channel region on the drain region is rounded to protrude;
상기 반도체기판 상에 게이트산화막와 게이트전극 물질층 적층구조의 게이트전극을 형성하는 공정과,Forming a gate electrode having a gate oxide film and a gate electrode material layer stacked structure on the semiconductor substrate;
후속 공정으로 상기 게이트전극 측벽에 절연막 스페이서를 형성하고 상기 소오스/드레인 영역에 불순물을 이온주입하여 소오스/드레인을 형성하는 공정을 포함하는 것과,A subsequent step of forming an insulating film spacer on the sidewall of the gate electrode and ion implanting impurities into the source / drain region to form a source / drain;
상기 소오스 영역 측의 채널영역이 라운딩되어 돌출된 형태로 형성되는 것을 제2특징으로 한다. A second feature is that the channel region on the source region side is rounded and formed to protrude.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4 는 본 발명의 제1실시예에 따른 반도체소자의 형성방법을 도시한 설계도로서, 상기 설계도에 후속 공정으로 형성되는 전하의 트랩을 도시한 것이다. FIG. 4 is a schematic view illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention, and illustrates a trap of charges formed in a subsequent process in the schematic.
도 4를 참조하면, 활성영역(220)을 정의하는 소자분리 영역(120)을 설계한다. 이때, 상기 활성영역(220)은 소오스영역과 드레인 영역이 각각 직사각형 형태로 형성되되, 상기 드레인 영역이 더 길게 설계되고, 상기 소오스영역과 드레인영역 사이의 채널영역이 사다리꼴형태로 설계된다. Referring to FIG. 4, a device isolation region 120 defining an active region 220 is designed. In this case, the source region and the drain region are each formed in a rectangular shape, the drain region is designed to be longer, and the channel region between the source region and the drain region is designed in a trapezoidal shape.
여기서, 상기 채널영역은 상기 소오스영역과의 경계부가 짧고 상기 드레인영역과의 경계부가 긴 형태의 사다리꼴로 설계된 것이다. The channel region is designed to have a trapezoidal shape having a short boundary portion with the source region and a long boundary portion with the drain region.
그 다음, 상기 사다리꼴 형상의 채널영역 상측을 지나는 워드라인, 즉 게이트 영역(320)을 설계한다. Next, a word line passing through the trapezoidal channel region, that is, the gate region 320 is designed.
후속 공정으로, 상기 도 4 의 설계를 이용하여 트랜지스터를 형성할 때 유발되는 핫 캐리어 현상으로 인하여 게이트산화막에 트래핑되는 전하 트랩(420)을 도시하였다. In a subsequent process, the charge trap 420 trapped in the gate oxide film is shown due to the hot carrier phenomenon caused when the transistor is formed using the design of FIG.
이때, 상기 전하 트랩(420)은 채널영역의 에지부와 소자분리 영역(120)의 경계부에서 발생이 억제되어 채널영역의 중앙부와 유사한 크기로 구비된다. At this time, the charge trap 420 is suppressed at the boundary between the edge portion of the channel region and the device isolation region 120 is provided with a size similar to the central portion of the channel region.
도 5 는 본 발명의 제2실시예에 따른 반도체소자의 형성방법을 도시한 설계도로서, 상기 설계도에 후속 공정으로 형성되는 전하의 트랩을 도시한 것이다. FIG. 5 is a schematic view illustrating a method of forming a semiconductor device in accordance with a second embodiment of the present invention, and illustrates a trap of charges formed in a subsequent process in the schematic.
도 5를 참조하면, 활성영역(240)을 정의하는 소자분리 영역(140)을 설계한다. 이때, 상기 활성영역(240)은 소오스영역과 드레인 영역이 같은 크기의 직사각형 형태로 설계되되, 적어도 상기 드레인영역 측의 채널영역이 라운딩되어 돌출된 형태로 설계된다. 상기 채널영역의 전체가 라운딩되어 돌출된 형태로 설계할 수도 있다. Referring to FIG. 5, a device isolation region 140 defining an active region 240 is designed. In this case, the active region 240 is designed in the form of a rectangular shape having a source region and a drain region of the same size, and at least the channel region of the drain region is rounded and protruded. The entire channel region may be rounded and protruded.
그 다음, 상기 채널영역 상측을 지나는 워드라인, 즉 게이트 영역(340)을 설계한다. Next, a word line passing through the channel region, that is, a gate region 340 is designed.
후속 공정으로, 상기 도 5 의 설계를 이용하여 트랜지스터를 형성할 때 유발되는 핫 캐리어 현상으로 인하여 게이트산화막에 트래핑되는 전하 트랩(440)을 도시하였다. In a subsequent process, the charge trap 440 trapped in the gate oxide film is shown due to the hot carrier phenomenon caused when the transistor is formed using the design of FIG.
이때, 상기 전하 트랩(440)은 채널영역의 에지부와 소자분리 영역(140)의 경계부에서 발생이 억제되어 채널영역의 중앙부와 유사한 크기로 구비된다. At this time, the charge trap 440 is suppressed to occur at the boundary between the edge portion of the channel region and the device isolation region 140 is provided with a size similar to the central portion of the channel region.
도 6 은 상기 도 4 및 도 5 의 설계도를 이용한 PMOS 트랜지스터의 형성공정시 ⓑ 및 ⓒ 부분에 해당되는 부분을 확대 도시한 단면도이다. FIG. 6 is an enlarged cross-sectional view illustrating a portion corresponding to ⓑ and ⓒ during the formation of the PMOS transistor using the schematics of FIGS. 4 and 5.
도 6을 참조하면, 반도체기판(도시안됨)에 활성영역(31)을 정의하는 소자분리막(33)을 형성한다. 이때, 상기 소자분리막(33)은 트렌치형으로 형성된 것으로 측벽에 측벽 산화막(도시안됨)이 형성된 것이다.Referring to FIG. 6, an isolation layer 33 defining an active region 31 is formed on a semiconductor substrate (not shown). In this case, the device isolation layer 33 is formed in a trench shape and a sidewall oxide film (not shown) is formed on the sidewall.
그리고, 상기 반도체기판 상에 게이트산화막(35) 및 게이트전극 물질층(37)을 형성한다. A gate oxide layer 35 and a gate electrode material layer 37 are formed on the semiconductor substrate.
그 다음, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 게이트전극 물질층(37) 및 게이트산화막(35)을 식각하여 게이트전극을 형성한다. Next, the gate electrode material layer 37 and the gate oxide layer 35 are etched by a photolithography process using a gate electrode mask (not shown) to form a gate electrode.
상기 게이트전극 측벽에 절연막 스페이서(39)를 형성하는 공정 및 상기 활성영역(31)에 불순물을 이온주입하여 소오스/드레인(도시안됨)을 형성하는 공정을 실시한다. A process of forming an insulating film spacer 39 on the sidewalls of the gate electrode and a process of forming a source / drain (not shown) by implanting impurities into the active region 31 is performed.
후속 공정으로, 번 인 스트레스에 의한 핫 캐리어 디그리데이션으로 상기 게이트산화막(35)에 네가티브 옥사이드 전하가 트래핑되어 채널영역의 중앙부에서 채널길이가 짧아지게 된다. In a subsequent process, a negative oxide charge is trapped on the gate oxide layer 35 by hot carrier degradation due to burn-in stress, thereby shortening the channel length at the center of the channel region.
그러나, 채널영역의 에지부와 소자분리영역의 경계부에서의 트래핑 현상이 억제되어 상기 채널영역 에지부에서의 채널길이는 종래기술보다 매우 작아 숏채널특성을 향상시킬 수 있다.However, the trapping phenomenon at the edge portion of the channel region and the device isolation region is suppressed, and thus the channel length at the edge portion of the channel region is much smaller than that of the prior art, thereby improving short channel characteristics.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, PMOS 트랜지스터의 채널영역 에지부와 소자분리영역 경계부에서의 트래핑을 억제하여 트랜지스터의 숏채널 특성을 향상시킬 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다. As described above, the method for forming a semiconductor device according to the present invention can improve the short channel characteristics of the transistor by suppressing trapping at the channel region edge and the device isolation region boundary of the PMOS transistor. It provides the effect of improving the reliability.
도 1 은 종래기술에 따른 반도체소자의 문제점을 도시한 설계도.1 is a design showing a problem of a semiconductor device according to the prior art.
도 2 는 상기 도 1 의 소오스/드레인 및 채널의 에너지 준위를 도시한 개략도.FIG. 2 is a schematic diagram illustrating energy levels of the source / drain and channel of FIG. 1. FIG.
도 3 은 상기 도 1 의 ⓐ 부분을 도시한 확대 단면도.3 is an enlarged cross-sectional view showing a portion ⓐ of FIG.
도 4 는 본 발명의 제1실시예에 따른 반도체소자를 도시한 설계도.4 is a schematic view showing a semiconductor device according to a first embodiment of the present invention.
도 5 는 본 발명의 제2실시예에 따른 반도체소자를 도시한 설계도.5 is a schematic view showing a semiconductor device according to a second embodiment of the present invention.
도 6 은 상기 도 4 및 도 5 의 ⓑ 및 ⓒ 부분을 도시한 확대 단면도.FIG. 6 is an enlarged cross-sectional view illustrating ⓑ and ⓒ portions of FIGS. 4 and 5.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,31 : 반도체기판의 활성영역 13,33 : 소자분리막11,31 Active area of semiconductor substrate 13,33 Device isolation film
15,35 : 게이트산화막 17,37 : 게이트전극 물질층15,35 gate oxide film 17,37 gate electrode material layer
19,39 : 절연막 스페이서 21,41 : 게이트산화막의 전하 트랩19,39 insulating film spacer 21,41 charge trap of gate oxide film
23 : 측벽 산화막의 전하 트랩23: charge trap of sidewall oxide film
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Cited By (1)
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2003
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |