KR20050054011A - Multi-type semiconductor chip package - Google Patents
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Abstract
본 발명은 동일한 2개 이상의 반도체 칩을 내재한 멀티형 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 활성면 상에서 서로 대향하고 있는 단변의 에지에 열을 이루며 형성된 복수 개의 본딩 패드 및 서로 대향하고 있는 장변의 에지에 열을 이루며 형성된 재배선 본딩 패드를 갖는 반도체 칩들과, 상·하면에 각각 수평 방향으로 서로 장변이 인접되게 반도체 칩들이 부착되는 다이 패드와, 다이 패드와 소정의 거리로 이격되어 있는 이너 리드들과, 수평 방향으로 부착된 반도체 칩 간에 서로 인접하며 대응하는 재배선 본딩 패드 사이 및 이너 리드와 인접하고 있는 재배선 본딩 패드와 대응하는 이너 리드 사이를 전기적으로 연결하는 본딩 와이어와, 반도체 칩들과 다이 패드와 상기 이너 리드들과 본딩 와이어를 봉지하는 패키기 몸체 및 이너 리드와 일체로 형성되며 상기 패키지 몸체 밖으로 돌출된 아우터 리드들을 포함하여, 재배선 구조를 갖는 동일한 다수의 반도체 칩을 수직 또는 수평으로 배치함으로써, 전기적 특성이 향상되고, 패키지 몸체의 박형화 및 집적도가 크게 향상될 수 있는 효과를 얻을 수 있다.The present invention relates to a multi-type semiconductor chip package incorporating two or more of the same semiconductor chip, and more particularly, to a plurality of bonding pads and long sides facing each other formed in rows at edges facing each other on the active surface. Semiconductor chips having redistribution bonding pads formed in rows at edges, die pads on which upper and lower sides of semiconductor chips are attached adjacent to each other in a horizontal direction, and inner leads spaced apart from the die pad by a predetermined distance Bonding wires electrically connected between the redistribution bonding pads adjacent to each other between the semiconductor chips attached in a horizontal direction and between the redistribution bonding pads adjacent to the inner leads and the corresponding inner leads; Package body and inner ring for sealing die pad and the inner leads and bonding wires By forming the same plurality of semiconductor chips having a redistribution structure vertically or horizontally, including the outer leads protruding out of the package body and integrally formed with the substrate, the electrical characteristics are improved, and the thickness and density of the package body are greatly improved. The effect can be obtained.
Description
본 발명은 멀티형 반도체 칩 패키지에 관한 것으로, 특히 재배선 구조를 갖는 2개 이상의 동일한 반도체 칩을 수직 방향뿐만 아니라, 수평 방향으로도 배치한 멀티형 반도체 칩 패키지에 관한 것이다.The present invention relates to a multi-type semiconductor chip package, and more particularly, to a multi-type semiconductor chip package in which two or more identical semiconductor chips having a redistribution structure are arranged not only in the vertical direction but also in the horizontal direction.
최근 전자 및 정보기기의 다기능화, 고속화 및 대용량화에 대응하고 메모리 모듈의 실장밀도를 향상시켜 전자 및 정보기기를 소형화 시키기 위해서 다수 개의 반도체 칩 패키지들을 수직 또는 수평으로 배치시킨 멀티형 반도체 칩 패키지가 개발되고 있다. 하지만, 반도체 칩 패키지 자체를 적층 또는 수평으로 배열시킨 멀티형 반도체 칩 패키지 구조는 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장 면적의 축소와 경량화를 위한 구조에는 적합하지 않다. 따라서, 단일 반도체 칩 패키지 내에 수직 또는 수평으로 배치된 반도체 칩들을 포함하는 멀티형 반도체 칩 패키지를 구현하려는 노력이 이어지고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(Flash Memory) 칩과 에스램(SRAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장 면적에서 소형화와 경량화에 유리하다. Recently, multi-type semiconductor chip packages have been developed in which a plurality of semiconductor chip packages are arranged vertically or horizontally in order to miniaturize electronic and information devices by coping with the multifunction, high speed, and large capacity of electronic and information devices, and improving the mounting density of memory modules. have. However, the multi-type semiconductor chip package structure in which the semiconductor chip package itself is stacked or arranged horizontally is not suitable for a structure for reducing the mounting area and lightening weight, particularly in a portable telephone requiring miniaturization and light weight. Accordingly, efforts have been made to implement a multi-type semiconductor chip package including semiconductor chips disposed vertically or horizontally in a single semiconductor chip package. For example, if a flash memory chip and an SRAM chip that perform memory functions are configured into one thin small outline package (TSOP), two unit semiconductor chip packages containing each semiconductor chip may be formed. It is advantageous for miniaturization and light weight in size, weight, and mounting area than using.
일반적으로 다수 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 다수 개의 반도체 칩을 수직으로 적층시키는 방법과 수평으로 배열시키는 방법이 있다. 전자의 경우 반도체 칩을 적층시키는 구조이므로 공정이 복잡하고, 한정된 두께에서 안정된 공정 및 전기적 특성을 구현하기 어려운 단점이 있고, 후자의 경우 평면상에 복수 개의 반도체 칩을 배열시키는 구조이므로 크기 감소에 의한 소형화의 장점을 얻기가 어렵다. 여기서 보통 소형화와 경량화가 필요한 반도체 칩 패키지에 적용된 형태로서는 반도체 칩을 수직으로 적층하는 형태가 많이 사용된다. In general, a method of configuring a plurality of semiconductor chips in one package includes a method of vertically stacking a plurality of semiconductor chips and a method of arranging them horizontally. In the former case, since the semiconductor chip is laminated, the process is complicated, and it is difficult to implement stable process and electrical characteristics at a limited thickness. In the latter case, the structure is arranged by reducing the size of the semiconductor chip. It is difficult to obtain the advantages of miniaturization. Here, as a form applied to a semiconductor chip package that usually requires miniaturization and light weight, many forms of vertically stacking semiconductor chips are used.
이하 도면을 참조하여 이와 같은 수직 방향으로 적층된 종래의 멀티형 반도체 칩 패키지를 상세하게 설명한다.Hereinafter, a conventional multi-type semiconductor chip package stacked in such a vertical direction will be described in detail with reference to the accompanying drawings.
도 1은 종래 기술에 따른 멀티형 반도체 칩 패키지의 단면도이다.1 is a cross-sectional view of a multi-type semiconductor chip package according to the prior art.
도 1을 참조하면, 종래의 멀티형 반도체 칩 패키지(201)는 중앙에 위치한 다이 패드(207)의 상면으로 활성면에 에지 패드(Edge Pad) 형태인 복수개의 본딩 패드들(도시 되지 않음)을 가지며 그 위로 각각 볼 범프(205)가 형성된 제 1 반도체 칩(202a)이 부착되어 있고, 다이 패드(207)의 양쪽 동일면 상에 제 1 반도체 칩(202a)과 인접하게 이너 리드(203)들이 형성되어 있으며, 제 1 반도체 칩(202a)의 전기적 연결을 위해 각각의 볼 범프(205)와 대응되는 이너 리드(203)의 상면 선단이 본딩 와이어(206)에 의해 연결되어 있다. 이와 마찬 가지로 다이 패드(207)의 하면에는 제 2 반도체 칩(202b)이 부착되어 있고, 제 2 반도체 칩(202b)의 각각의 볼 범프와 제 1 반도체 칩(202a)과 연결하고 있는 공통된 이너 리드(203)의 하면 선단이 본딩 와이어(206)에 의해 연결되고 있다.Referring to FIG. 1, the conventional multi-type semiconductor chip package 201 has a plurality of bonding pads (not shown) in the form of edge pads on the active surface of the die pad 207 located at the center. First semiconductor chips 202a having ball bumps 205 formed thereon are attached thereto, and inner leads 203 are formed adjacent to the first semiconductor chips 202a on both sides of the die pad 207. In addition, an upper end of the inner lead 203 corresponding to each ball bump 205 is connected by a bonding wire 206 to electrically connect the first semiconductor chip 202a. Similarly, the second semiconductor chip 202b is attached to the lower surface of the die pad 207 and has a common inner connecting to each ball bump and the first semiconductor chip 202a of the second semiconductor chip 202b. The lower end of the lead 203 is connected by a bonding wire 206.
또한, 다이 패드(207)의 상·하면에 부착된 제 1 반도체 칩(202a)과 제 2 반도체 칩(202b)이 상면으로 본딩 와이어(206)의 공간 확보를 위한 소정을 두께를 갖는 스페이서(204)가 형성되고, 그 위로 제 3 반도체 칩(202c)과 제 4 반도체 칩(202d)이 더 부착되어, 같은 방법으로 공통된 이너 리드(203)의 상·하면 선단부와 본딩 와이어(206)에 의해 전기적으로 연결을 이루고 있으며 이 때, 제 1 반도체 칩(202a), 제 2 반도체 칩(202b), 제 3 반도체 칩(202c), 제 4 반도체 칩(202d)은 동일한 칩이다.In addition, a spacer 204 having a predetermined thickness for securing a space of the bonding wire 206 on the upper surface of the first semiconductor chip 202a and the second semiconductor chip 202b attached to the upper and lower surfaces of the die pad 207. ), And the third semiconductor chip 202c and the fourth semiconductor chip 202d are further attached thereon, and the upper and lower ends of the common inner lead 203 and the bonding wire 206 are electrically connected in the same manner. In this case, the first semiconductor chip 202a, the second semiconductor chip 202b, the third semiconductor chip 202c, and the fourth semiconductor chip 202d are the same chip.
그리고, 이들은 외부 환경으로부터 보호되도록 패키지 몸체(209)에 의해 봉지되어 있고, 패키지 몸체(209) 밖으로 이너 리드(203)와 일체화된 형상의 아우터 리드(208)가 돌출되어 있다. And they are sealed by the package body 209 so that they may be protected from an external environment, and the outer lead 208 of the shape integrated with the inner lead 203 protrudes out of the package body 209.
이러한 종래 기술의 멀티형 반도체 칩 패키지는 반도체 칩 패키지의 메모리 용량 증가 및 다기능의 요구에 대응하기 위해 동일한 반도체 칩들을 수직 방향으로 적층하여 하나의 패키지로 구성함으로써 다수의 반도체 칩 패키지들을 적층시키는 구조보다 실장 체적이 줄어들고, 경량화 된다는 장점은 있지만, 반도체 칩 패키지의 박형화 추세로 인하여 줄어드는 패키지 몸체의 두께에 반해 반도체 칩들의 수직 방향으로의 적층 구조는 패키지 몸체의 두께를 줄이는데 한계를 가지게 되며, 또한 적층된 반도체 칩들의 높이로 인해 반도체 칩 상면의 본딩 패드와 이너 리드를 연결하는 본딩 와이어의 길이가 증가되어, 이로 인해 멀티형 반도체 칩 패키지의 전기적 특성이 감소된다. Such a conventional multi-type semiconductor chip package is mounted rather than a structure of stacking a plurality of semiconductor chip packages by stacking the same semiconductor chips in a vertical direction to form a single package in order to increase the memory capacity of the semiconductor chip package and to meet the needs of multifunction. Although the volume is reduced and the weight is reduced, the thickness of the package body is reduced due to the thinning trend of the semiconductor chip package, the stack structure of the semiconductor chips in the vertical direction has a limit in reducing the thickness of the package body, and also laminated semiconductor The height of the chips increases the length of the bonding wires connecting the bonding pads and the inner leads on the upper surface of the semiconductor chip, thereby reducing the electrical characteristics of the multi-type semiconductor chip package.
따라서, 본 발명은 다수의 동일한 반도체 칩을 수직과 수평 방향으로 배치함으로써, 멀티형 반도체 칩 패키지의 두께를 한층 더 줄일 수 있고, 반도체 칩 상의 본딩 패드와 이너 리드와의 본딩 와이어 길이를 감소시킴으로써 전기적 특성이 향상될 수 있는 멀티형 반도체 칩 패키지를 제공함에 있다. Therefore, the present invention can further reduce the thickness of the multi-type semiconductor chip package by disposing a plurality of identical semiconductor chips in the vertical and horizontal directions, and by reducing the length of the bonding wires of the bonding pads and the inner leads on the semiconductor chips. It is to provide a multi-type semiconductor chip package that can be improved.
본 발명에 따른 멀티형 반도체 칩 패키지는 상기와 같은 문제점을 해결하기 위해, 활성면 상에서 서로 대향하고 있는 단변의 에지에 열을 이루며 형성된 복수 개의 본딩 패드 및 서로 대향하고 있는 장변의 에지에 열을 이루며 형성된 재배선 본딩 패드를 갖는 반도체 칩들과, 상·하면에 각각 수평 방향으로 서로 장변이 인접되게 반도체 칩들이 부착되는 다이 패드와, 다이 패드와 소정의 거리로 이격되어 있는 이너 리드들과, 수평 방향으로 부착된 반도체 칩 간에 서로 인접하며 대응하는 재배선 본딩 패드 사이 및 이너 리드와 인접하고 있는 재배선 본딩 패드와 대응하는 이너 리드 사이를 전기적으로 연결하는 본딩 와이어와, 반도체 칩들과 다이 패드와 이너 리드들과 본딩 와이어를 봉지하는 패키기 몸체 및 이너 리드와 일체로 형성되며 패키지 몸체 밖으로 돌출된 아우터 리드들을 포함하는 것을 특징으로 한다. In order to solve the above problems, the multi-type semiconductor chip package according to the present invention has a plurality of bonding pads formed in rows on edges facing each other on the active surface and formed in rows on edges on the long sides facing each other. Semiconductor chips having a redistribution bonding pad, a die pad to which semiconductor chips are attached to each other in a horizontal direction on the top and bottom surfaces thereof, an inner lead spaced apart from the die pad by a predetermined distance, and in a horizontal direction Bonding wires electrically connected between the redistribution bonding pads adjacent to each other and attached between the redistribution bonding pads and the inner leads and the redistribution bonding pads adjacent to the inner leads, and the semiconductor chips and the die pads and inner leads. Package body and inner lead which encapsulate the bonding wire and the package body And it characterized in that it comprises an outer lead projects out.
본 발명에 따른 멀티형 반도체 칩 패키지는 수평으로 동일면 상에 배치된 반도체 칩들의 임의의 재배선 본딩 패드가 다이 패드의 일측에 배치된 이너 리드와 전기적으로 연결하고, 이웃하는 재배선 본딩 패드가 반대쪽에 배치된 이너 리드와 전기적으로 연결되는 것이 바람직하다. In the multi-type semiconductor chip package according to the present invention, any redistribution bonding pads of semiconductor chips disposed on the same plane horizontally are electrically connected to the inner leads disposed on one side of the die pad, and the adjacent redistribution bonding pads are on the opposite side. It is preferred to be in electrical connection with the arranged inner leads.
본 발명에 따른 멀티형 반도체 칩 패키지는 수직 및 수평으로 배치되는 반도체 칩들은 동일한 칩이며, 수평으로 배치된 다이 패드의 상·하면의 반도체 칩들 위로 스페이서가 형성되어 그 상면으로 동일한 반도체 칩들이 각각 더 부착되어 같은 구조로 본딩 와이어에 의해 전기적으로 연결될 수 있다.In the multi-type semiconductor chip package according to the present invention, the semiconductor chips arranged vertically and horizontally are the same chip, and spacers are formed on the upper and lower semiconductor chips of the horizontally disposed die pad, and the same semiconductor chips are further attached to the upper surface thereof. To be electrically connected by bonding wires in the same structure.
이하 도면을 참조하여 본 발명에 따른 멀티형 반도체 칩 패키지를 상세하게 설명한다.Hereinafter, a multi-type semiconductor chip package according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 멀티형 반도체 칩 패키지의 일 실시 예를 나타낸 단면도이고, 도 3은 본 발명에 따른 멀티형 반도체 칩 패키지의 본딩 패드에 대한 재배선 구성 평면도이며, 도 4는 본 발명에 따른 멀티형 반도체 칩 패키지의 회로 구성 평면도이다. Figure 2 is a cross-sectional view showing an embodiment of a multi-type semiconductor chip package according to the present invention, Figure 3 is a plan view of the redistribution configuration of the bonding pad of the multi-type semiconductor chip package according to the present invention, Figure 4 is a multi-type according to the present invention A circuit configuration plan view of a semiconductor chip package.
도 2, 도 3 및 도 4를 참조하면, 본 발명에 따른 멀티형 반도체 칩 패키지(1)는 내부 중앙에 위치하고 있는 다이 패드(7)의 상면 일단부에 에지 패드(Edge Pad)형태의 복수개의 본딩 패드들(103)과 재배선 본딩 패드들(104, 104′)이 형성된 활성면을 가지는 제 1 반도체 칩(2a)이 부착되고, 이는 활성면이 아닌 그 반대면이 부착된 것으로 이 때 부착에 이용되는 접착 수단(도시되지 않음.)으로는 비전도성의 에폭시계 접착제나 폴리이미드 재질의 접착 테입 등이 이용될 수 있다.2, 3 and 4, the multi-type semiconductor chip package 1 according to the present invention is a plurality of bonding in the form of an edge pad (edge pad) to one end of the upper surface of the die pad (7) located in the inner center The first semiconductor chip 2a having an active surface on which the pads 103 and the redistribution bonding pads 104 and 104 'are formed is attached, which is attached to the opposite side rather than the active surface. As the adhesive means (not shown) used, a non-conductive epoxy adhesive, a polyimide adhesive tape, or the like may be used.
또한, 제 1 반도체 칩(2a)은 단변에 형성된 에지 패드 형태인 본딩 패드들(103)을 재배선(105)에 의해 장변에 재배선 본딩 패드들(104)로 재배치 되었으며, 예로 도 3을 참조하여 설명하면, 한 단변의 임의의 본딩 패드(103a)가 두 개의 재배선 본딩 패드들(104a1, 104b1)과 공통된 접점(106)을 통해 전기적으로 연결되고, 그와 대향되는 단변의 임의 본딩 패드(103b)도 두 개의 재배선 본딩 패드들(104a3, 104b3)과 공통된 접점(107)을 통해 전기적으로 연결되는 재배선(105) 구조를 가진다. 여기서, 재배선(105) 패턴이 전기 전도성이 우수한 금속, 예로 알루미늄 재질 등이 도금 또는 스퍼터링 방식 등에 의해 형성될 수 있다.In addition, the first semiconductor chip 2a is rearranged to the redistribution bonding pads 104 on the long side by the redistribution 105 to the bonding pads 103 in the form of an edge pad formed on the short side, see FIG. In other words, any bonding pad 103a of one short side is electrically connected through a common contact 106 with two redistribution bonding pads 104a 1 and 104b 1 , and any bonding of the short side opposite thereto is provided. The pad 103b also has a redistribution 105 structure that is electrically connected to two redistribution bonding pads 104a 3 and 104b 3 via a common contact 107. Here, the redistribution 105 pattern may be formed of a metal having excellent electrical conductivity, for example, aluminum, by plating or sputtering.
그리고 제 1 반도체 칩(2a)의 장변과 수평 방향으로 근접한 위치에 제 2 반도체 칩(2b)이 부착되고, 도 4에 나타낸 바와 같이 두 반도체 칩들(2a, 2b)의 서로 대응되는 재배선 본딩 패드들(104′)이 본딩 와이어(6)에 의해 전기적으로 연결하고 있기에, 제 1 반도체 칩(2a)과 제 2 반도체 칩(2b)은 재배선(105) 및 본딩 와이어(6)에 의해 수평 방향으로 같은 단자로 이루어진 열을 이루며 정렬된 형태를 하고 있으며, 그 열의 양쪽으로 동일면에 적층된 반도체 칩들(2a, 2b)의 장변 일측으로 이너 리드들(8)이 각각 배치 되어, 반도체 칩들(2a, 2b)의 임의의 재배선 본딩 패드(104a1)가 일측에 배치된 이너 리드(3a)의 상면 선단과 본딩 와이어(6)에 의해 전기적으로 연결되고 이웃하는 재배선 본딩 패드(104a2)가 반대쪽에 위치한 이너 리드(3b)의 상면 선단이 연결된다. 여기서, 본딩 와이어(6)가 이너 리드(3)의 상·하면 선단에서는 웨지 본딩(Wedge Bonding) 방식으로 재배선 본딩 패드들(104) 상면에서는 형성되어진 볼 범프(5)와 연결하는 볼 본딩 방식에 의해 실시 될 수 있다.The second semiconductor chip 2b is attached to a position close to the long side of the first semiconductor chip 2a in the horizontal direction, and as shown in FIG. 4, a redistribution bonding pad of the two semiconductor chips 2a and 2b corresponding to each other. Field 104 'is electrically connected by the bonding wire 6, the first semiconductor chip 2a and the second semiconductor chip 2b are horizontally connected by the redistribution 105 and the bonding wire 6. The inner leads 8 are arranged on the long sides of the semiconductor chips 2a and 2b stacked on the same surface on both sides of the column. Any redistribution bonding pads 104a 1 of 2b) are electrically connected by the top end of the inner lead 3a disposed on one side and the bonding wires 6 and adjacent redistribution bonding pads 104a 2 are opposite. The top end of the inner lead 3b located at is connected. Here, a ball bonding method for connecting the ball bumps 5 formed on the upper surface of the redistribution bonding pads 104 by the wedge bonding method at the upper and lower ends of the inner lead 3 is bonded to the inner wire 3. Can be carried out by
제 1 반도체 칩(2a)이 부착된 다이 패드(7)의 하면에는 제 3 반도체 칩(2c)이 부착되어 있고, 서로 장변이 근접하게 제 4 반도체 칩(2d)이 수평 방향으로 나란히 부착되어 있으며, 이들(2c, 2d)은 제 1 반도체 칩(2a)과, 제 2 반도체 칩(2b) 사이의 회로 구조와 동일하게 연결되며, 다만 공통된 이너 리드(3)의 상면이 아닌 하면 선단과 본딩 와이어(6)에 의해 연결되어 있다.The third semiconductor chip 2c is attached to the lower surface of the die pad 7 to which the first semiconductor chip 2a is attached, and the fourth semiconductor chip 2d is attached side by side in the horizontal direction to have long sides close to each other. These 2c and 2d are connected in the same way as the circuit structure between the first semiconductor chip 2a and the second semiconductor chip 2b, except that the lower end and the bonding wire are not the upper surface of the common inner lead 3. It is connected by (6).
그리고 반도체 칩들(2a, 2b, 2c, 2d)과 다이 패드(7)와 본딩 와이어(6, 7)와 이너 리드들(3)을 봉지하며 외부 환경으로부터의 보호를 위하여 에폭시 성형 수지와 같은 플라스틱 봉지재인 패키지 몸체(9) 및 이 패키지 몸체(9) 밖으로 이너 리드(3)와 일체화된 아우터 리드(8)를 가지며, 여기서 반도체 칩들(2a, 2b, 2c, 2d)은 크기와 형태 및 전체적인 구조가 동일한 칩이다.And encapsulates the semiconductor chips 2a, 2b, 2c, and 2d, the die pad 7, the bonding wires 6 and 7, and the inner leads 3, and a plastic bag such as an epoxy molding resin for protection from the external environment. Has a package body 9 and an outer lead 8 integrated with the inner lead 3 out of the package body 9, wherein the semiconductor chips 2a, 2b, 2c, 2d are of different size, shape and overall structure. Is the same chip.
도 5는 본 발명에 따른 멀티형 반도체 칩 패키지의 다른 실시예의 단면도이다. 5 is a cross-sectional view of another embodiment of a multi-type semiconductor chip package according to the present invention.
본 발명에 따른 멀티형 반도체 칩 패키지(301)는 도 2에 나타낸 본 발명에 따른 멀티형 반도체 칩 패키지(1)의 일 실시 예와 같은 구조를 포함하면서 다이 패드(7)의 상·하면에 수평 방향으로 부착된 반도체 칩들(2a, 2b, 2c, 2d)의 상면으로 본딩 와이어(6)의 공간확보를 위해 소정의 두께를 갖는 스페이서(304)가 부착되고, 각각의 스페이서(304) 위로 다수의 동일한 반도체 칩(2e, 2f, 2g, 2h)이 더 부착되어, 도 3에 나타낸 멀티형 반도체 칩 패키지(1)와 동일한 전기 회로 구조 및 공통된 이너 리드(3)에 연결되는 것을 특징으로 한다. 여기서 스페이서(304)는 비전도성의 접착 테입 또는 반도체 칩을 접착할 수 있는 비전도성의 접착 수단 등이 쓰일 수 있다.The multi-type semiconductor chip package 301 according to the present invention includes the same structure as that of the embodiment of the multi-type semiconductor chip package 1 according to the present invention shown in FIG. 2, in the horizontal direction on the upper and lower surfaces of the die pad 7. Spacers 304 having a predetermined thickness are attached to the upper surfaces of the attached semiconductor chips 2a, 2b, 2c, and 2d to secure the space of the bonding wire 6, and a plurality of identical semiconductors are disposed on each spacer 304. The chips 2e, 2f, 2g and 2h are further attached and connected to the same electrical circuit structure and common inner lead 3 as the multi-type semiconductor chip package 1 shown in FIG. The spacer 304 may be a non-conductive adhesive tape or a non-conductive adhesive means for attaching a semiconductor chip.
따라서, 본 발명에 따른 멀티형 반도체 칩 패키지는 단변 에지에 형성된 복수개의 본딩 패드를 갖는 동일한 반도체 칩들을 수직 방향으로 적층하여 하나의 패키지를 형성하는 구조를 재배선에 의해 재배선 본딩 패드를 갖는 동일한 반도체 칩들을 수직 및 수평으로 배치하여 하나의 패키지로 구현함으로써, 반도체 패키지의 대용량화를 위한 동일한 다수개의 반도체 칩을 내재할 수 있는 효과적인 반도체 패키지를 실현할 수 있음과 동시에 실장 밀도가 향상된 초 박형화인 패키지를 구사할 수 있어 패키지의 제조 단가를 낮출 수 있고, 반도체 칩과 이너 리드를 전기적으로 연결하는 본딩 와이어의 길이가 짧아져 전기적 특성이 향상되며, 적층된 반도체 칩들이 공통된 이너 리드와 결합함으로써, 소정의 반도체 칩 선택신호에 따라 선택적으로 활성화하는 패키지에 이용될 수 있다.Therefore, in the multi-type semiconductor chip package according to the present invention, the same semiconductor chip having a redistribution bonding pad is formed by redistributing a structure in which the same semiconductor chips having a plurality of bonding pads formed at the short side edges are stacked in a vertical direction to form one package. By arranging the chips vertically and horizontally in a single package, an effective semiconductor package capable of incorporating the same plurality of semiconductor chips for a large capacity of the semiconductor package can be realized and a package having an ultra-thin package with improved mounting density can be used. The manufacturing cost of the package can be lowered, the length of the bonding wire electrically connecting the semiconductor chip and the inner lead is shortened, and the electrical characteristics are improved. The stacked semiconductor chips are combined with the common inner lead, thereby providing a predetermined semiconductor chip. Selectively activate according to the selection signal It can be used in the package.
도 1은 종래 기술에 따른 멀티형 반도체 칩 패키지의 단면도.1 is a cross-sectional view of a multi-type semiconductor chip package according to the prior art.
도 2는 본 발명에 따른 멀티형 반도체 칩 패키지의 일 실시 예를 나타낸 단면도.2 is a cross-sectional view showing an embodiment of a multi-type semiconductor chip package according to the present invention.
도 3은 본 발명에 따른 멀티형 반도체 칩 패키지의 반도체 칩에 대한 재배선 구성 평면도.3 is a plan view of a redistribution structure of the semiconductor chip of the multi-type semiconductor chip package according to the present invention.
도 4는 본 발명에 따른 멀티형 반도체 칩 패키지의 회로 구성 평면도.4 is a circuit configuration plan of the multi-type semiconductor chip package according to the present invention.
도 5는 본 발명에 따른 멀티형 반도체 칩 패키지의 다른 실시 예를 나타낸 단면도.5 is a cross-sectional view showing another embodiment of a multi-type semiconductor chip package according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 201, 301: 반도체 패키지1, 201, 301: semiconductor package
2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 202a, 202b, 202c, 202d: 반도체 칩2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 202a, 202b, 202c, 202d: semiconductor chip
3, 203: 이너 리드3, 203: inner lead
4: 스페이서4: spacer
5, 205, 305: 볼 범프5, 205, 305: ball bump
6, 10, 206, 306, 310: 본딩 와이어6, 10, 206, 306, 310: bonding wire
7, 207: 다이 패드 7, 207: die pad
8, 208: 아우터 리드8, 208: outer lead
9, 209, 309: 패키지 몸체9, 209, 309: package body
103: 본딩 패드103: bonding pad
104: 재배선 본딩 패드104: redistribution bonding pad
105: 배선105: wiring
106, 107: 접속점106, 107: connection point
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030087282A KR20050054011A (en) | 2003-12-03 | 2003-12-03 | Multi-type semiconductor chip package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030087282A KR20050054011A (en) | 2003-12-03 | 2003-12-03 | Multi-type semiconductor chip package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050054011A true KR20050054011A (en) | 2005-06-10 |
Family
ID=37249393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030087282A KR20050054011A (en) | 2003-12-03 | 2003-12-03 | Multi-type semiconductor chip package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050054011A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826976B1 (en) * | 2006-09-28 | 2008-05-02 | 주식회사 하이닉스반도체 | Planar stack package |
-
2003
- 2003-12-03 KR KR1020030087282A patent/KR20050054011A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100826976B1 (en) * | 2006-09-28 | 2008-05-02 | 주식회사 하이닉스반도체 | Planar stack package |
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