KR20050054001A - Circuit for generating test mode signal having safety function - Google Patents
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Abstract
안전기능을 갖는 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로가 개시되어 있다. 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로는 전처리부, 스위칭부, 및 후처리부를 구비한다. 전처리부는 모드 레지스터 셋 제어신호, 테스트 모드 제어신호, 및 테스트 모드에 관련된 어드레스 신호를 수신하고 모드 레지스터 셋 제어신호와 테스트 모드 제어신호에 응답하여 테스트 모드에 관련된 어드레스 신호를 래치하고 버퍼링하여 출력한다. 스위칭부는 래치되고 버퍼링된 테스트 모드에 관련된 어드레스 신호를 제 1 테스트 모드 신호 또는 제 2 테스트 모드 신호로서 출력한다. 후처리부는 제 1 테스트 모드 신호, 제 2 테스트 모드 신호, 및 클럭신호를 수신하고 클럭신호의 제어하에 제 1 테스트 모드 신호와 제 2 테스트 모드 신호에 응답하여 제 1 테스트 모드 신호가 상태를 천이한 후 소정의 시간 지연된 후에 상태를 천이하는 제 3 테스트 모드 신호를 발생시킨다. 따라서, 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로는 안전하게 테스트 모드 신호를 발생시킬 수 있으며 테스트 모드에서 한번에 테스트할 수 있는 테스트 항목의 수를 증가시킬 수 있다.A test mode signal generation circuit of a synchronous semiconductor memory device having a safety function is disclosed. The test mode signal generation circuit of the synchronous semiconductor memory device includes a preprocessor, a switching unit, and a post processor. The preprocessor receives the mode register set control signal, the test mode control signal, and the address signal related to the test mode, and latches, buffers, and outputs the address signal related to the test mode in response to the mode register set control signal and the test mode control signal. The switching unit outputs an address signal related to the latched and buffered test mode as the first test mode signal or the second test mode signal. The post-processing unit receives the first test mode signal, the second test mode signal, and the clock signal, and the first test mode signal transitions to a state in response to the first test mode signal and the second test mode signal under the control of the clock signal. And generating a third test mode signal that transitions to a state after a predetermined time delay. Therefore, the test mode signal generation circuit of the synchronous semiconductor memory device can safely generate the test mode signal and increase the number of test items that can be tested at one time in the test mode.
Description
본 발명은 동기형 반도체 메모리 장치에 관한 것으로, 특히 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로에 관한 것이다.The present invention relates to a synchronous semiconductor memory device, and more particularly, to a test mode signal generation circuit of a synchronous semiconductor memory device.
SDRAM(Synchronous Dynamic Random Access Memory) 등의 동기형 반도체 메모리 장치는 테스트 모드 신호 발생회로를 내장하고 있다. 테스트 동작 모드에 진입하면, 반도체 메모리 장치가 정상동작(normal operation)을 중단하고 테스트 동작을 수행한다. 테스트 동작 모드는 반도체 메모리 장치를 분석하여 반도체 메모리 장치의 결함을 찾기 위한 모드이므로, 반도체 메모리 장치를 사용하는 사용자가 잘못하여 테스트 모드에 진입하면 반도체 메모리 장치가 오동작할 수 있다. 따라서, 반도체 메모리 장치를 정상 모드에서 사용하는 사용자가 잘못하여 테스트 모드로 진입하는 것을 방지하기 위해 테스트 모드 신호 발생회로를 반도체 메모리 장치 내에 포함시킨다.Synchronous semiconductor memory devices such as SDRAM (Synchronous Dynamic Random Access Memory) incorporate a test mode signal generation circuit. When the test operation mode is entered, the semiconductor memory device stops a normal operation and performs a test operation. Since the test operation mode is a mode for analyzing a semiconductor memory device to find a defect of the semiconductor memory device, the semiconductor memory device may malfunction when a user who uses the semiconductor memory device enters the test mode by mistake. Therefore, the test mode signal generation circuit is included in the semiconductor memory device to prevent a user who uses the semiconductor memory device in the normal mode from entering the test mode by mistake.
도 1은 종래의 기술에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 나타내며, 한국공개특허 제 2003-0050744호에 개시되어 있다. 도 1을 참조하면, 종래 기술에 따른 반도체 메모리 장치의 테스트 모드 신호 발생회로는 전송 게이트(105), 인버터들(101, 103, 109, 111, 113, 115), 및 PMOS 트랜지스터(107)를 구비한다.1 shows a test mode signal generation circuit of a synchronous semiconductor memory device according to the prior art, which is disclosed in Korean Patent Laid-Open Publication No. 2003-0050744. Referring to FIG. 1, a test mode signal generation circuit of a semiconductor memory device according to the related art includes a transfer gate 105, inverters 101, 103, 109, 111, 113, 115, and a PMOS transistor 107. do.
테스트 모드 제어신호(TMSET)가 활성화되면, 테스트 모드에 관련된 어드레스 신호(ADDR)는 래치되고 버퍼링되어 테스트 모드 신호(TMA)로서 출력된다. 테스트 모드 신호(TMA)에 의해 테스트 동작 모드가 셋팅된다. PMOS 트랜지스터(107)는 모드 레지스터 셋 제어신호(MRSET)에 응답하여 전송 게이트(105)를 통해 전달된 어드레스 신호를 리셋시킴으로써, 테스트 모드로의 진입을 차단한다. 모드 레지스터 셋 제어신호(MRSET)는 반도체 메모리 장치가 기입동작(write operation)과 같은 정상 동작(normal operation)을 수행하도록 제어하는 모드 레지스터 셋 명령(MRS)으로부터 발생되는 신호이다.When the test mode control signal TMSET is activated, the address signal ADDR associated with the test mode is latched, buffered, and output as the test mode signal TMA. The test operation mode is set by the test mode signal TMA. The PMOS transistor 107 blocks entry to the test mode by resetting the address signal transmitted through the transfer gate 105 in response to the mode register set control signal MRSET. The mode register set control signal MRSET is a signal generated from the mode register set command MRS for controlling the semiconductor memory device to perform a normal operation such as a write operation.
DDR SDRAM(Double Data Rate SDRAM)의 경우, 테스트 항목의 수는 200 개가 넘을 수 있다. 그런데, 테스트 모드에 관련된 어드레스(ADDR) 신호가 커버할 수 있는 테스트 항목의 수에는 한계가 있다. 따라서, 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 사용하여 한 번에 테스트할 수 있는 테스트 항목의 수를 증가시킬 필요가 있다.In the case of DDR SDRAM (Double Data Rate SDRAM), the number of test items can exceed 200. However, there is a limit to the number of test items that an address ADDR signal related to the test mode may cover. Therefore, it is necessary to increase the number of test items that can be tested at one time using the test mode signal generation circuit of the synchronous semiconductor memory device.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 안전기능을 갖는 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 제공하는 것이다. The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a test mode signal generation circuit of a synchronous semiconductor memory device having a safety function.
본 발명의 다른 목적은 테스트 모드에서 한번에 테스트할 수 있는 테스트 항목의 수를 증가시킬 수 있는 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 제공하는 것이다. Another object of the present invention is to provide a test mode signal generation circuit of a synchronous semiconductor memory device capable of increasing the number of test items that can be tested at one time in a test mode.
상기 목적을 달성하기 위하여 본 발명에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로는 전처리부, 스위칭부, 및 후처리부를 구비한다.In order to achieve the above object, the test mode signal generation circuit of the synchronous semiconductor memory device according to the present invention includes a preprocessor, a switching unit, and a post processor.
전처리부는 모드 레지스터 셋 제어신호, 테스트 모드 제어신호, 및 테스트 모드에 관련된 어드레스 신호를 수신하고 상기 모드 레지스터 셋 제어신호와 상기 테스트 모드 제어신호에 응답하여 상기 테스트 모드에 관련된 어드레스 신호를 래치하고 버퍼링하여 출력한다.The preprocessor receives a mode register set control signal, a test mode control signal, and an address signal related to the test mode, and latches and buffers the address signal related to the test mode in response to the mode register set control signal and the test mode control signal. Output
스위칭부는 상기 래치되고 버퍼링된 테스트 모드에 관련된 어드레스 신호를 제 1 테스트 모드 신호 또는 제 2 테스트 모드 신호로서 출력한다.The switching unit outputs an address signal related to the latched and buffered test mode as a first test mode signal or a second test mode signal.
후처리부는 상기 제 1 테스트 모드 신호, 상기 제 2 테스트 모드 신호, 및 클럭신호를 수신하고 상기 클럭신호의 제어하에 상기 제 1 테스트 모드 신호와 상기 제 2 테스트 모드 신호에 응답하여 상기 제 1 테스트 모드 신호가 상태를 천이한 후 소정의 시간 지연된 후에 상태를 천이하는 제 3 테스트 모드 신호를 발생시킨다.The post processor receives the first test mode signal, the second test mode signal, and a clock signal, and controls the first test mode in response to the first test mode signal and the second test mode signal under control of the clock signal. A third test mode signal is generated that transitions the state after a predetermined time delay after the signal transitions.
본 발명에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로의 후처리부는 플립플롭 회로, 지연회로, 제 1 AND 회로, 및 제 2 AND 회로를 구비한다. 플립플롭은 상기 제 1 테스트 모드 신호와 상기 클럭신호를 수신하고 상기 클럭신호의 제어하에 상기 제 1 테스트 모드 신호에 응답하는 제 1 신호를 발생시킨다. 지연회로는 상기 클럭신호를 소정의 시간 지연시킨다. 제 1 AND 회로는 상기 지연회로의 출력신호와 상기 제 2 테스트 모드 신호를 수신하여 AND 연산을 수행하고 제 2 신호를 출력한다. 제 2 AND 회로는 상기 제 1 신호와 상기 제 2 신호를 수신하여 AND 연산을 수행한다. 상기 지연회로는 카운터를 사용하여 구성될 수 있다. 상기 스위칭부는 디먹스를 사용하여 구성될 수 있다. The post processor of the test mode signal generation circuit of the synchronous semiconductor memory device according to the present invention includes a flip-flop circuit, a delay circuit, a first AND circuit, and a second AND circuit. The flip-flop receives the first test mode signal and the clock signal and generates a first signal in response to the first test mode signal under the control of the clock signal. The delay circuit delays the clock signal by a predetermined time. The first AND circuit receives the output signal of the delay circuit and the second test mode signal to perform an AND operation and outputs a second signal. The second AND circuit receives the first signal and the second signal and performs an AND operation. The delay circuit can be configured using a counter. The switching unit may be configured using a demux.
본 발명에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생방법은 모드 레지스터 셋 제어신호, 테스트 모드 제어신호, 및 테스트 모드에 관련된 어드레스 신호를 수신하고 상기 모드 레지스터 셋 제어신호와 상기 테스트 모드 제어신호에 응답하여 상기 테스트 모드에 관련된 어드레스 신호를 래치하고 버퍼링하는 단계, 상기 래치되고 버퍼링된 테스트 모드에 관련된 어드레스 신호를 제 1 테스트 모드 신호 또는 제 2 테스트 모드 신호로서 출력하는 단계, 및 상기 제 1 테스트 모드 신호, 상기 제 2 테스트 모드 신호, 및 클럭신호를 수신하고 상기 클럭신호의 제어하에 상기 제 1 테스트 모드 신호와 상기 제 2 테스트 모드 신호에 응답하여 상기 제 1 테스트 모드 신호가 상태를 천이한 후 소정의 시간 지연된 후에 상태를 천이하는 제 3 테스트 모드 신호를 발생시키는 단계를 구비한다.A test mode signal generating method of a synchronous semiconductor memory device according to the present invention receives a mode register set control signal, a test mode control signal, and an address signal related to a test mode, and applies the mode register set control signal and the test mode control signal. In response to latching and buffering an address signal associated with the test mode, outputting an address signal associated with the latched and buffered test mode as a first test mode signal or a second test mode signal, and the first test mode Receive a signal, the second test mode signal, and a clock signal, and after the first test mode signal transitions to a state in response to the first test mode signal and the second test mode signal under control of the clock signal, 3rd test mode to transition the state after the time delay of And a step of generating a signal.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 나타낸다.2 illustrates a test mode signal generation circuit of a synchronous semiconductor memory device according to an embodiment of the present invention.
도 2를 참조하면, 테스트 모드 신호 발생 회로는 전처리부(210), 스위칭부(220), 및 후처리부(230)를 구비한다. 전처리부(210)는 도 1에 도시된 종래의 테스트 모드 신호 발생회로와 동일한 구성을 갖는다.2, the test mode signal generation circuit includes a preprocessor 210, a switching unit 220, and a postprocessor 230. The preprocessor 210 has the same configuration as the conventional test mode signal generation circuit shown in FIG. 1.
전처리부(210)는 모드 레지스터 셋 제어신호(MRSET), 테스트 모드 제어신호(TMSET), 및 테스트 모드에 관련된 어드레스 신호(ADDR)를 수신하고 모드 레지스터 셋 제어신호(MRSET)와 테스트 모드 제어신호(TMSET)에 응답하여 테스트 모드에 관련된 어드레스 신호(ADDR)를 래치하고 버퍼링하여 출력한다.The preprocessor 210 receives the mode register set control signal MRSET, the test mode control signal TMSET, and the address signal ADDR associated with the test mode, and the mode register set control signal MRSET and the test mode control signal ( In response to TMSET, the address signal ADDR associated with the test mode is latched, buffered, and output.
스위칭부(220)는 전처리부(210)로부터 래치되고 버퍼링된 테스트 모드에 관련된 어드레스 신호(TMA)를 테스트 모드 신호(TMA1) 또는 테스트 모드(TMA2)로서 출력한다. 스위칭부(220)는 디먹스(DEMUX) 등을 사용하여 구성할 수 있다.The switching unit 220 outputs the address signal TMA related to the test mode latched and buffered from the preprocessor 210 as the test mode signal TMA1 or the test mode TMA2. The switching unit 220 may be configured using a demux.
후처리부(230)는 D형 플립플롭(231), 지연회로(233), AND 회로(235), 및 AND 회로(237)를 구비한다.The post processor 230 includes a D flip-flop 231, a delay circuit 233, an AND circuit 235, and an AND circuit 237.
D형 플립플롭(231)은 테스트 모드 신호(TMA1)와 클럭신호(CLK)를 수신하고, 클럭신호(CLK)의 상승에지에서 테스트 모드 신호(TMA1)에 응답하는 신호(SA1)를 출력한다.The D flip-flop 231 receives the test mode signal TMA1 and the clock signal CLK and outputs a signal SA1 in response to the test mode signal TMA1 at the rising edge of the clock signal CLK.
지연회로(233)는 클럭신호(CLK)를 소정의 시간 지연시킨다. AND 회로(235)는 지연회로(233)로부터 소정의 시간 지연된 클럭신호를 수신하고 스위칭부(220)로부터 테스트 모드 신호(TMA2)를 수신하고 AND 연산을 수행하여 신호(SA2)를 출력한다. AND 회로(237)는 신호(SA1)와 신호(SA2)를 수신하여 AND 연산을 수행하고 최종 테스트 모드 신호(FTMA)를 출력한다. The delay circuit 233 delays the clock signal CLK by a predetermined time. The AND circuit 235 receives a clock signal delayed by a predetermined time from the delay circuit 233, receives a test mode signal TMA2 from the switching unit 220, performs an AND operation, and outputs a signal SA2. The AND circuit 237 receives the signal SA1 and the signal SA2 to perform an AND operation and outputs a final test mode signal FTMA.
도 3은 도 2에 도시된 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로의 동작을 나타내는 타이밍도이다.3 is a timing diagram illustrating an operation of a test mode signal generation circuit of the synchronous semiconductor memory device illustrated in FIG. 2.
이하, 도 2와 도 3을 참조하여 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로의 동작을 설명한다.Hereinafter, an operation of a test mode signal generation circuit of a synchronous semiconductor memory device according to an embodiment of the present invention will be described with reference to FIGS. 2 and 3.
전처리부(210)에 의해 래치되고 버퍼링된 테스트 모드에 관련된 어드레스 신호(ADDR)는 그 값에 따라 스위칭부(220)에 의해 테스트 모드 신호(TMA1) 또는 테스트 모드 신호(TMA2)로 출력된다. 테스트 모드 신호(TMA1)가 하이상태로 된 후 신호(SA1)는 클럭신호(CLK)의 상승 에지에서 하이상태로 바뀐다. 테스트 모드 신호(TMA2)가 하이상태로 된 후 신호(SA2)는 소정의 시간 지연된 클럭신호(CLK)의 상승 에지에서 하이상태로 바뀐다. 지연회로(233)는 클럭의 수를 셀 수 있는 카운터로 구성된다. AND 회로(237)는 신호(SA1)와 신호(SA2)를 AND 연산하여 최종 테스트 모드 신호(FTMA)를 출력한다.The address signal ADDR associated with the test mode latched and buffered by the preprocessor 210 is output by the switching unit 220 as a test mode signal TMA1 or a test mode signal TMA2 according to the value. After the test mode signal TMA1 becomes high, the signal SA1 changes to a high state at the rising edge of the clock signal CLK. After the test mode signal TMA2 becomes high, the signal SA2 changes to a high state at the rising edge of the predetermined time delayed clock signal CLK. The delay circuit 233 is composed of a counter that can count the number of clocks. The AND circuit 237 performs an AND operation on the signal SA1 and the signal SA2 to output the final test mode signal FTMA.
테스트 모드 신호는 클럭에 동기되어 있고 테스트 모드 신호(TMA1)가 입력된 후 소정의 지연시간이 지난 후 테스트 모드 신호(TMA2)가 입력되므로 도 2에 도시된 본 발명의 실시예에 따른 동기형 반도체 메모리 장치는 안전하게 최종 테스트 모드 신호를 발생시킬 수 있다. 지연회로(233)에 의해 지연되는 시간은 설계자가 적절하게 조절할 수 있다. Since the test mode signal is synchronized with the clock and the test mode signal TMA2 is input after a predetermined delay time after the test mode signal TMA1 is input, the synchronous semiconductor according to the embodiment of the present invention shown in FIG. 2. The memory device can safely generate the final test mode signal. The delay time by the delay circuit 233 can be appropriately adjusted by the designer.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the examples, those skilled in the art can understand that the present invention can be variously modified and changed without departing from the spirit and scope of the invention described in the claims below. There will be.
상술한 바와 같이 본 발명에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로는 안전하게 테스트 모드 신호를 발생시킬 수 있으며 테스트 모드에서 한번에 테스트할 수 있는 테스트 항목의 수를 증가시킬 수 있다. As described above, the test mode signal generation circuit of the synchronous semiconductor memory device according to the present invention can safely generate the test mode signal and increase the number of test items that can be tested at one time in the test mode.
도 1은 종래의 기술에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 나타내는 도면이다.1 is a diagram illustrating a test mode signal generation circuit of a synchronous semiconductor memory device according to the related art.
도 2는 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로를 나타내는 도면이다.2 is a diagram illustrating a test mode signal generation circuit of a synchronous semiconductor memory device according to an exemplary embodiment of the present invention.
도 3은 도 2에 도시된 동기형 반도체 메모리 장치의 테스트 모드 신호 발생회로의 동작을 나타내는 타이밍도이다.3 is a timing diagram illustrating an operation of a test mode signal generation circuit of the synchronous semiconductor memory device illustrated in FIG. 2.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
210 : 전처리부210: preprocessing unit
220 : 스위칭부220: switching unit
230 : 후처리부230: post-processing unit
233 : 지연회로233: delay circuit
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Cited By (1)
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|---|---|---|---|---|
| WO2020222991A1 (en) * | 2019-04-29 | 2020-11-05 | Micron Technology, Inc. | Safety event detection for a memory device |
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- 2003-12-03 KR KR1020030087268A patent/KR20050054001A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020222991A1 (en) * | 2019-04-29 | 2020-11-05 | Micron Technology, Inc. | Safety event detection for a memory device |
| US11334435B2 (en) | 2019-04-29 | 2022-05-17 | Micron Technology, Inc. | Safety event detection for a memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |