KR20050045610A - A transistor of a semiconductor device, and a manufacturing method thereof - Google Patents
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Abstract
본 발명은 과도한 건식 식각으로 인한 게이트의 손상을 방지할 수 있는 텅스텐 콘택 플러그 형성 방법에 관한 것이다. 본 발명에 따른 텅스텐 콘택 플러그를 갖는 반도체 트랜지스터의 제조 방법은, ⅰ) 게이트가 형성된 반도체 기판 상부에 제1 층간 절연막을 도포하는 단계; ⅱ) 제1 층간 절연막 상부에 제1 감광막을 이용하여 감광막 패턴을 형성하는 단계; ⅲ) 다마신 공정을 이용하여 제1 층간 절연막을 식각하여 콘택-게이트 패턴을 형성하고, 식각된 부위 및 노출된 기판 전면에 제1 배리어 메탈을 도포하는 단계; ⅳ) 제1 배리어 메탈 상부에 텅스텐층을 도포하고 상기 식각된 부위를 채워 제1 텅스텐 콘택-게이트를 형성하는 단계; ⅴ) 제2 층간 절연막을 다시 도포하고, 제2 감광막을 마스크로 이용하여 감광막 패턴을 식각하는 단계; 및 ⅵ) 식각된 패턴에 제2 배리어 메탈을 도포하고, 텅스텐을 채워 제2 텅스텐 콘택-게이트를 형성하는 단계를 포함하여 이루어진다. 본 발명에 따르면 반도체 트랜지스터의 콘택 형성시 게이트의 높이에 의한 단차에 의해 발생하는 과도한 건식 식각으로 인한 게이트의 손상을 방지하여 보다 양호한 트랜지스터 특성을 얻을 수 있다.The present invention relates to a method of forming a tungsten contact plug that can prevent damage to the gate due to excessive dry etching. A method of manufacturing a semiconductor transistor having a tungsten contact plug according to the present invention includes: (i) applying a first interlayer insulating film over a semiconductor substrate on which a gate is formed; Ii) forming a photoresist pattern on the first interlayer insulating layer by using the first photoresist; Iii) etching the first interlayer insulating film using a damascene process to form a contact-gate pattern, and applying a first barrier metal over the etched portion and the entire surface of the exposed substrate; Iii) applying a tungsten layer over the first barrier metal and filling the etched portion to form a first tungsten contact-gate; Iii) re-coating a second interlayer insulating film and etching the photosensitive film pattern using the second photosensitive film as a mask; And iii) applying a second barrier metal to the etched pattern and filling tungsten to form a second tungsten contact-gate. According to the present invention, better transistor characteristics can be obtained by preventing the damage of the gate due to excessive dry etching caused by the step height due to the height of the gate during contact formation of the semiconductor transistor.
Description
본 발명은 반도체 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 과도한 건식 식각으로 인한 게이트의 손상을 방지할 수 있는 텅스텐 콘택 플러그 형성 방법에 관한 것이다.The present invention relates to a semiconductor transistor and a method of manufacturing the same, and more particularly, to a method of forming a tungsten contact plug capable of preventing damage to the gate due to excessive dry etching.
반도체 장치 및 소자의 고집적화에 따라 반도체 소자가 차지하는 평면적이 줄어들고, 상부 및 하부도 도전 영역을 연결하는 콘택의 폭이 점차 줄어들고 있다. 이러한 콘택의 폭이 줄어드는 경향은 노광 공정의 한계에 따라 패터닝의 어려움, 좁은 콘택홀을 보이드(void) 없이 채워야 하는 어려움과 함께 콘택 저항의 증가로 인한 신호의 지연이나 소자 특성의 변화를 초래하게 된다.With the higher integration of semiconductor devices and devices, the planar area occupied by semiconductor devices decreases, and the width of contacts connecting upper and lower conductive areas also gradually decreases. This tendency to decrease the width of the contact, due to the limitation of the exposure process, the difficulty of patterning, the need to fill the narrow contact hole without the void (void), as well as the delay of the signal due to the increase of the contact resistance or changes in device characteristics .
기존의 콘택 플러그 물질로 폴리실리콘과 화학적 기상 증착(CVD) 텅스텐이 일반적으로 사용되고 있다. 이들 가운데 폴리실리콘은 콘택홀에 대한 채움성이 좋아 콘택 플러그 물질로 많이 사용되지만 비저항이 크고 콘택홀 폭이 좁아짐에 따라 콘택 저항을 높인다는 문제점이 있다. 또한, 강유전체 커패시터를 채택한 반도체 장치의 경우, 하부 전극과 닿아 있는 폴리실리콘 콘택 플러그 상부가 강유전체 구조를 형성하거나 또는 복구하는 과정에서 산화성 고온 열처리를 통해 산화되어 콘택 불량을 일으킨다는 문제점이 있다.Conventional contact plug materials include polysilicon and chemical vapor deposition (CVD) tungsten. Among them, polysilicon is used as a contact plug material because of its good filling property. However, polysilicon has a problem of increasing contact resistance as the specific resistance is large and the contact hole width is narrowed. In addition, in the case of a semiconductor device employing a ferroelectric capacitor, there is a problem in that the upper portion of the polysilicon contact plug in contact with the lower electrode is oxidized through oxidative high temperature heat treatment in the process of forming or restoring the ferroelectric structure, resulting in contact failure.
한편, 저항이 낮고 채움성이 양호하여 콘택 플러그로 만이 사용되는 CVD 텅스텐의 경우 콘택 플러그 저면에서 실리콘 기판과 직접 닿을 경우에 스파이크 현상 등을 일으킬 수 있는데, 이를 해결하기 위해 텅스텐 플러그 형성을 위한 텅스텐층 적층 전에 콘택홀이 형성된 층간 절연막이 적층된 판에 티타늄/티타늄 질화막의 배리어 메탈층을 먼저 적층할 수 있다.On the other hand, CVD tungsten, which is used only as a contact plug because of low resistance and good fillability, may cause a spike phenomenon when the contact plug directly contacts the silicon substrate at the bottom of the contact plug. A barrier metal layer of a titanium / titanium nitride film may be first stacked on a plate on which an interlayer insulating film on which contact holes are formed before stacking is stacked.
이하, 도 1a 내지 도 1d를 참조하여, 종래 기술에 따른 반도체 트랜지스터의 콘택-게이트를 형성하는 방법을 설명한다.Hereinafter, a method of forming a contact-gate of a semiconductor transistor according to the prior art will be described with reference to FIGS. 1A to 1D.
도 1a 내지 도 1d는 종래 기술에 따른 배리어 메탈층을 사용한 텅스텐 콘택 플러그를 형성하는 공정을 나타내는 도면들이다.1A to 1D are views illustrating a process of forming a tungsten contact plug using a barrier metal layer according to the prior art.
먼저, 도 1a를 참조하면, 반도체 기판 또는 실리콘 웨이퍼(11) 상에 층간 절연막(13)을 증착하고, 이후 소정의 마스크를 이용하여 층간 절연막(13)이 식각된 콘택홀을 형성한다(도 1b 참조). 이때, 상기 반도체 기판 또는 실리콘 웨이퍼(11) 상에는 소정의 공정을 통해 게이트(12)를 미리 형성할 수 있으며, 또한 상기 게이트(12)의 상부에도 절연막을 형성한 후에, 상기와 같은 콘택홀을 형성할 수 있다.First, referring to FIG. 1A, an interlayer insulating layer 13 is deposited on a semiconductor substrate or a silicon wafer 11, and then a contact hole in which the interlayer insulating layer 13 is etched is formed using a predetermined mask (FIG. 1B). Reference). In this case, the gate 12 may be previously formed on the semiconductor substrate or the silicon wafer 11 through a predetermined process, and after forming an insulating layer on the gate 12, the above-described contact holes may be formed. can do.
다음으로, 전술한 바와 같이 소정 부위가 식각된 층간 절연막(13)의 상부 전면에 티타늄/티타늄 질화막의 배리어 메탈층(14)을 적층한다(도 1c 참조).Next, as described above, a barrier metal layer 14 of titanium / titanium nitride film is stacked on the entire upper surface of the interlayer insulating film 13 in which a predetermined portion is etched (see FIG. 1C).
다음으로, 상기 콘택홀을 채우기 위한 메탈로서 텅스텐을 사용하여 상기 배리어 메탈층(14)의 상부에 텅스텐층(15)을 증착함으로써 콘택-게이트 형성을 완료하게 된다(도 1d 참조). 여기서, 도면부호 16은 티타늄막과 반도체 기판(11)의 실리콘이 반응하여 형성되는 티타늄 실리사이드 층을 나타낸다.Next, contact-gate formation is completed by depositing a tungsten layer 15 on the barrier metal layer 14 using tungsten as a metal for filling the contact hole (see FIG. 1D). Here, reference numeral 16 denotes a titanium silicide layer formed by reacting a titanium film with silicon of the semiconductor substrate 11.
이와 같은 텅스텐 콘택 플러그 형성 시, 텅스텐층(15) 적층 전에 상기 티타늄/티타늄 질화막의 배리어 메탈층(14)을 먼저 적층하게 되면, 반도체 소자가 고집적화가 진행됨에 따라 상기 배리어 메탈층(14)은 콘택홀이 좁아진 상태에서 콘택홀의 폴을 더욱 좁히게 됨으로써 심(seam) 또는 보이드(Void) 등의 문제를 발생할 수 있다.In the formation of such a tungsten contact plug, if the barrier metal layer 14 of the titanium / titanium nitride film is laminated first before the tungsten layer 15 is laminated, the barrier metal layer 14 is contacted as the semiconductor device is highly integrated. By narrowing the pole of the contact hole in a narrowed state, problems such as seams or voids may occur.
더욱이 텅스텐으로 콘택 플러그와 그 상부 배선을 함께 형성하는 경우, 오정렬이 발생하면 배선을 형성하는 식각 과정에서 과도 식각(over etch)이 이루어지면서 콘택 플러그 상부가 손상되어 콘택 저항을 높이게 된다.In addition, in the case of forming the contact plug and the upper wiring together with tungsten, when the misalignment occurs, overetch is performed during the etching process of the wiring to damage the upper portion of the contact plug to increase the contact resistance.
또한 도 1d를 다시 참조하면, 기존의 공정에서는, 게이트(12) 위에 콘택과 웨이퍼 기판(11) 상부의 콘택은 동시에 형성되는데, 이러한 경우 콘택의 깊이 차이에 따른 과도한 건식 식각 문제가 발생된다. 즉, 게이트(12) 상부의 콘택은 과도한 식각에 의해 게이트 상층에 손상을 줄 수 있는 가능성이 커진다는 문제점이 있다.Referring again to FIG. 1D, in a conventional process, a contact is formed on the gate 12 and a contact on the wafer substrate 11 at the same time. In this case, an excessive dry etching problem occurs due to a difference in depth of the contact. That is, the contact of the upper portion of the gate 12 has a problem that the possibility of damaging the upper layer by the excessive etching increases.
상기 문제점을 해결하기 위한 본 발명의 목적은 강유전체와 폴리실리콘 콘택 플러그의 단점을 제거할 수 있는 텅스텐 콘택 플러그 형성 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to provide a method of forming a tungsten contact plug that can eliminate the disadvantages of ferroelectric and polysilicon contact plug.
본 발명의 다른 목적은 반도체 트랜지스터의 콘택 형성시 게이트의 높이에 의한 단차에 의해 발생하는 과도한 건식 식각으로 인한 게이트의 손상을 방지하여 보다 양호한 트랜지스터 특성을 얻을 수 있는 반도체 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a semiconductor transistor and a method for manufacturing the same, which can obtain better transistor characteristics by preventing damage to the gate due to excessive dry etching caused by a step height due to the height of the gate during contact formation of the semiconductor transistor. It is for.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 트랜지스터의 제조 방법은, ⅰ) 게이트가 형성된 반도체 기판 상부에 제1 층간 절연막을 도포하는 단계; ⅱ) 상기 제1 층간 절연막 상부에 제1 감광막을 이용하여 감광막 패턴을 형성하는 단계; ⅲ) 다마신 공정을 이용하여 상기 제1 층간 절연막을 식각하여 콘택-게이트 패턴을 형성하고, 상기 식각된 부위 및 노출된 기판 전면에 제1 배리어 메탈을 도포하는 단계; ⅳ) 상기 제1 배리어 메탈 상부에 텅스텐층을 도포하고 상기 식각된 부위를 채워 제1 텅스텐 콘택-게이트를 형성하는 단계; ⅴ) 제2 층간 절연막을 다시 도포하고, 제2 감광막을 마스크로 이용하여 감광막 패턴을 식각하는 단계; 및 ⅵ) 상기 식각된 패턴에 제2 배리어 메탈을 도포하고, 텅스텐을 채워 제2 텅스텐 콘택-게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.As a means for achieving the above object, a method of manufacturing a semiconductor transistor according to the present invention comprises the steps of: i) applying a first interlayer insulating film on a semiconductor substrate formed with a gate; Ii) forming a photoresist pattern on the first interlayer insulating layer by using a first photoresist; Iii) etching the first interlayer insulating film using a damascene process to form a contact-gate pattern, and coating a first barrier metal on the etched portion and the entire surface of the exposed substrate; Iii) applying a tungsten layer over the first barrier metal and filling the etched portion to form a first tungsten contact-gate; Iii) re-coating a second interlayer insulating film and etching the photosensitive film pattern using the second photosensitive film as a mask; And iii) applying a second barrier metal to the etched pattern and filling tungsten to form a second tungsten contact-gate.
여기서, 상기 제1 배리어 메탈은 티타늄/티타늄 질화막인 것이 바람직하다.Here, the first barrier metal is preferably a titanium / titanium nitride film.
여기서, 상기 제1 배리어 메탈 및 제1 텅스텐 콘택-게이트는 화학적 기계연마(CMP) 공정을 이용하여, 상기 게이트와 동일한 높이까지 평탄화되는 것을 특징으로 한다.The first barrier metal and the first tungsten contact-gate may be planarized to the same height as the gate using a chemical mechanical polishing (CMP) process.
여기서, 상기 제2 층간 절연막, 제2 배리어 메탈 및 제2 텅스텐 콘택-게이트의 상부는 화학적 기계 연마법으로 평탄화되는 것을 특징으로 한다.Here, the upper portion of the second interlayer insulating film, the second barrier metal and the second tungsten contact-gate are planarized by chemical mechanical polishing.
여기서, 상기 제1 및 제2 층간 절연막은 건식 식각 방법으로 식각되는 것이 바람직하다.The first and second interlayer insulating layers may be etched by a dry etching method.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 텅스텐 콘택 플러그를 갖는 반도체 트랜지스터는, a) 반도체 기판 상에 형성된 게이트; b) 상기 반도체 기판 상에서 상기 게이트의 측면에 형성된 제1 층간 절연막; c) 상기 제1 층간 절연막의 소정 영역에 다마신 공정으로 형성된 트렌치 내측에 형성된 제1 배리어 메탈; d) 상기 제1 배리어 메탈 상에 채워지는 제1 텅스텐 콘택-게이트; e) 상기 제1 층간 절연막, 게이트 및 제1 텅스텐 콘택-게이트의 상부 전면에 형성된 제2 층간 절연막; f) 상기 게이트 및 제1 텅스텐 콘택-게이트 상부에서 다마신 공정으로 형성된 트렌치 내측에 형성된 제2 배리어 메탈; 및 g) 상기 제2 배리어 메탈 상에 채워지는 제2 텅스텐 콘택-게이트를 포함하여 구성된다.On the other hand, as another means for achieving the above object, a semiconductor transistor having a tungsten contact plug according to the present invention, a) a gate formed on a semiconductor substrate; b) a first interlayer insulating film formed on the side of the gate on the semiconductor substrate; c) a first barrier metal formed inside the trench formed by a damascene process in a predetermined region of the first interlayer insulating film; d) a first tungsten contact-gate filled on said first barrier metal; e) a second interlayer insulating film formed over the upper surface of the first interlayer insulating film, the gate and the first tungsten contact-gate; f) a second barrier metal formed in the trench formed in the damascene process above the gate and the first tungsten contact-gate; And g) a second tungsten contact-gate filled on the second barrier metal.
여기서, 제1 및 제2 배리어 메탈은 티타늄/티타늄 질화물인 것이 바람직하다.Here, the first and second barrier metals are preferably titanium / titanium nitride.
여기서, 상기 게이트 및 제1 텅스텐 콘택-게이트는 화학적 기계연마법으로 평탄화시켜 동일한 높이를 갖는 것을 특징으로 한다.The gate and the first tungsten contact-gate may be planarized by chemical mechanical polishing to have the same height.
여기서, 상기 제2 층간 절연막, 제2 배리어 메탈 및 제2 텅스텐 콘택-게이트의 상부는 화학적 기계 연마법으로 평탄화되는 것을 특징으로 한다.Here, the upper portion of the second interlayer insulating film, the second barrier metal and the second tungsten contact-gate are planarized by chemical mechanical polishing.
여기서, 상기 제2 배리어 메탈 및 제2 텅스텐 콘택-게이트는 상기 게이트 상부 및 상기 제1 텅스텐 콘택 상부보다 좁은 영역에 형성되는 것이 바람직하다.The second barrier metal and the second tungsten contact-gate may be formed in a region narrower than the upper portion of the gate and the upper portion of the first tungsten contact.
따라서, 본 발명에 따른 반도체 트랜지스터 및 그 제조 방법은 다마신 공정을 이용하여 텅스텐 콘택 플러그를 형성함으로써, 종래의 강유전체와 폴리실리콘 콘택 플러그의 단점을 제거하고 또한 텅스텐 콘택 형성시 게이트의 높이에 의한 단차에 의해 발생하는 과도한 건식 식각 문제를 해결할 수 있다.Accordingly, the semiconductor transistor and the method of manufacturing the same according to the present invention form a tungsten contact plug using a damascene process, thereby eliminating the disadvantages of the conventional ferroelectric and polysilicon contact plugs, and also providing a step height due to the height of the gate when forming the tungsten contact. It can solve the problem of excessive dry etching caused by.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 트랜지스터 및 그 제조 방법의 구성 및 동작을 상세히 설명한다.Hereinafter, the structure and operation of a semiconductor transistor and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2g는 본 발명에 따른 반도체 트랜지스터의 콘택-게이트를 형성하는 공정을 나타내는 도면들이다.2A to 2G are views illustrating a process of forming a contact-gate of a semiconductor transistor according to the present invention.
본 발명의 반도체 트랜지스터의 콘택 형성 방법은 개략적으로 1) 게이트와 동일한 높이의 콘택-게이트를 형성하기 위해 다마신 공정을 이용하여 절연층을 식각하고, 이후 배리어 메탈 및 텅스텐을 채운 후에 CMP 평탄화하는 단계, 및 2) 완성된 콘택-게이트 상부를 절연물질로 채우고 콘택을 형성하는 단계로 이루어지며, 이하 상세히 설명한다.The method for forming a contact of the semiconductor transistor of the present invention is roughly 1) etching the insulating layer using a damascene process to form a contact-gate having the same height as the gate, and then CMP planarizing after filling the barrier metal and tungsten. And 2) filling the completed contact-gate top with an insulating material and forming a contact, which will be described in detail below.
먼저, 반도체 기판(31) 상부에 게이트(32)가 형성되어 있는 상태에서 제1 층간 절연막(33)을 도포한다(도 2a 참조). 즉, 반도체 기판(31) 상부에 게이트(32)를 먼저 형성하고, 상기 게이트(32) 상부 및 노출된 반도체 기판(31) 상부에 제1 층간 절연막(33)을 도포하게 된다.First, the first interlayer insulating film 33 is coated in a state where the gate 32 is formed on the semiconductor substrate 31 (see FIG. 2A). That is, the gate 32 is first formed on the semiconductor substrate 31, and the first interlayer insulating layer 33 is coated on the gate 32 and the exposed semiconductor substrate 31.
다음으로, 콘택-게이트를 콘택이 형성될 부위에 만들기 위해서 상기 제1 층간 절연막(33) 상부에 제1 마스크인 감광막(34)을 이용하여 감광막 패턴을 만든다(도 2b 참조). Next, a photoresist pattern is formed by using the photoresist 34 as a first mask on the first interlayer insulating layer 33 to make the contact-gate at the site where the contact is to be formed (see FIG. 2B).
다음으로, 건식 식각 방법으로 콘택-게이트 패턴을 형성하고, 배리어 메탈로 사용하는 티타늄/티타늄 질화막(35)을 도포한다(도 2c 참조). 즉, 건식 식각 방법으로 상기 층간 절연막(33)을 수직으로 식각하여 콘택-게이트 패턴을 형성하고, 상기 식각된 부위 및 노출된 기판 전면에 제1 배리어 메탈(35), 예를 들어, 티타늄/티타늄 질화막을 도포한다.Next, a contact-gate pattern is formed by a dry etching method, and a titanium / titanium nitride film 35 used as a barrier metal is coated (see FIG. 2C). That is, the interlayer insulating layer 33 is vertically etched by a dry etching method to form a contact-gate pattern, and the first barrier metal 35, eg, titanium / titanium, is formed on the etched portion and the entire surface of the exposed substrate. The nitride film is applied.
다음으로, 상기 제1 배리어 메탈 상부(35)에 텅스텐층(36)을 도포하여 상기 식각된 부위를 채우게 된다. 이때 상기 텅스텐층(36)으로 채워진 부분이 이후에 콘택-게이트가 된다(도 2d 참조).Next, the tungsten layer 36 is applied to the upper portion of the first barrier metal 35 to fill the etched portion. The portion filled with the tungsten layer 36 then becomes a contact-gate (see FIG. 2D).
다음으로, 화학적 기계연마(CMP) 공정을 이용하여, 상기 게이트(32) 높이까지 평탄화시킴으로써, 제1 콘택-게이트(37)를 완성한다(도 2e 참조). 즉, 상기 제1 배리어 메탈(35) 및 제1 텅스텐 콘택-게이트(37)를 화학적 기계연마(CMP) 공정을 이용하여, 상기 게이트와 동일한 높이까지 평탄화시킨다.Next, the first contact-gate 37 is completed by planarizing to the height of the gate 32 using a chemical mechanical polishing (CMP) process (see FIG. 2E). That is, the first barrier metal 35 and the first tungsten contact-gate 37 are planarized to the same height as the gate using a chemical mechanical polishing (CMP) process.
다음으로, 상기 완성된 콘택-게이트 상부에 제2 층간 절연막(38)을 다시 도포하고, 제2 감광막(39)을 마스크로 이용하여 패턴을 형성한 후, 이후 콘택을 형성하기 위해 건식 식각 공정을 진행하게 된다(도 2f 참조).Next, the second interlayer insulating film 38 is applied on the completed contact-gate again, a pattern is formed using the second photoresist film 39 as a mask, and then a dry etching process is performed to form a contact. Proceed (see FIG. 2F).
다음으로, 전술한 바와 동일한 방식으로 상기와 같이 식각하여 형성된 콘택 상부에 제2 배리어 메탈층(40)을 도포하고, 이후 텅스텐(41)을 채우고, 다시 CMP 공정을 이용하여 평탄화를 수행함으로써 콘택을 완성하게 된다(도 2g 참조). 여기서, 상기 제2 배리어 메탈(40) 및 제2 텅스텐 콘택-게이트(41)는 상기 게이트(32) 상부 및 상기 제1 텅스텐 콘택(37) 상부보다 좁은 영역에 형성되게 된다.Next, the second barrier metal layer 40 is coated on the contact formed by etching in the same manner as described above, the tungsten 41 is then filled, and the contact is formed by planarization using a CMP process. Complete (see FIG. 2G). Here, the second barrier metal 40 and the second tungsten contact-gate 41 are formed in a region narrower than the upper portion of the gate 32 and the upper portion of the first tungsten contact 37.
한편, 도 2g를 다시 참조하면, 본 발명에 따른 텅스텐 콘택 플러그를 갖는 반도체 트랜지스터는, a) 반도체 기판(31) 상에 형성된 게이트(32); b) 상기 반도체 기판(31) 상에서 상기 게이트(32)의 측면에 형성된 제1 층간 절연막(33); c) 상기 제1 층간 절연막(33)의 소정 영역에 다마신 공정으로 형성된 트렌치 내측에 형성된 제1 배리어 메탈(35); d) 상기 제1 배리어 메탈(35) 상에 채워지는 제1 텅스텐 콘택-게이트(37); e) 상기 제1 층간 절연막(33), 게이트(32) 및 제1 텅스텐 콘택-게이트(37)의 상부 전면에 형성된 제2 층간 절연막(38); f) 상기 게이트(32) 및 제1 텅스텐 콘택-게이트(37) 상부에서 다마신 공정으로 형성된 트렌치 내측에 형성된 제2 배리어 메탈(40); 및 g) 상기 제2 배리어 메탈(40) 상에 채워지는 제2 텅스텐 콘택-게이트(41)를 포함하여 구성되는 구조를 갖는데, 전술한 반도체 트랜지스터 제조 방법의 설명을 참조하기로 하고 구체적인 설명은 생략한다.Meanwhile, referring again to FIG. 2G, a semiconductor transistor having a tungsten contact plug according to the present invention includes a) a gate 32 formed on a semiconductor substrate 31; b) a first interlayer insulating film 33 formed on the side of the gate 32 on the semiconductor substrate 31; c) a first barrier metal 35 formed in the trench formed in the predetermined region of the first interlayer insulating film 33 by a damascene process; d) a first tungsten contact-gate 37 filled on the first barrier metal 35; e) a second interlayer insulating film 38 formed on the entire upper surface of the first interlayer insulating film 33, the gate 32 and the first tungsten contact-gate 37; f) a second barrier metal 40 formed inside the trench formed by the damascene process on the gate 32 and the first tungsten contact-gate 37; And g) a second tungsten contact-gate 41 filled on the second barrier metal 40, which will be referred to the description of the above-described method for manufacturing a semiconductor transistor and a detailed description thereof will be omitted. do.
결국, 본 발명에 따른 반도체 트랜지스터 및 그 제조 방법에서는 다마신 공정을 이용하여 콘택 형성시에 게이트(32)에서의 콘택 형성 높이의 차이가 없어지게 되므로, 과도한 건식 식각에 의하여 발생하는 게이트의 손상을 방지할 수 있고, 또한, CMP 평탄화 공정을 이용하여 콘택의 깊이를 줄여 텅스텐 플러그의 채움성을 향상시킬 수 있으며, 게이트(32)와 반도체 기판(31) 표면의 단차를 제거하여 콘택 식각시의 문제점을 해결할 수 있다.As a result, in the semiconductor transistor and the method of manufacturing the same according to the present invention, the difference in the contact formation height at the gate 32 is eliminated at the time of contact formation using a damascene process, thereby preventing damage to the gate caused by excessive dry etching. In addition, the filling depth of the tungsten plug may be improved by reducing the depth of the contact by using the CMP planarization process, and the problem of etching the contact by removing the step difference between the surface of the gate 32 and the semiconductor substrate 31. Can be solved.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.
본 발명에 따르면 콘택 형성시에 게이트에 기인한 콘택 형성 높이의 차이가 없어지므로 과도한 건식 식각에 의한 게이트의 손상을 방지할 수 있다.According to the present invention, since the difference in contact formation height due to the gate is eliminated at the time of contact formation, damage to the gate due to excessive dry etching can be prevented.
또한, 본 발명에 따르면 콘택의 깊이가 낮아지므로 텅스텐의 채움성이 좋아지고, 보다 고집적화된 회로의 구현이 가능해지며, 심(seam) 또는 보이드(Void)가 발생하는 문제점을 해결할 수 있다.In addition, according to the present invention, since the depth of the contact is lowered, tungsten fillability is improved, a more integrated circuit can be realized, and a problem in which seams or voids are generated can be solved.
또한, 본 발명에 따르면 게이트의 손상을 방지하여 보다 양호한 트랜지스터 특성을 얻을 수 있다.In addition, according to the present invention, it is possible to prevent damage to the gate to obtain better transistor characteristics.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 트랜지스터의 콘택-게이트를 형성하는 공정을 나타내는 도면들이다.1A to 1D are diagrams illustrating a process of forming a contact-gate of a semiconductor transistor according to the prior art.
도 2a 내지 도 2g는 본 발명에 따른 반도체 트랜지스터의 텅스텐 콘택-게이트를 형성하는 공정을 나타내는 도면들이다.2A to 2G illustrate a process of forming a tungsten contact-gate of a semiconductor transistor according to the present invention.
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