KR100709012B1 - Capacitor and manufacturing method thereof - Google Patents

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    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Abstract

본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층, 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극, 그리고 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층을 포함하는 것이 바람직하다.A capacitor according to an embodiment of the present invention is formed on a semiconductor substrate having a predetermined substructure, and fills a trench with a first insulating layer having a trench, and then has a U-shaped first electrode, dielectric film, and second. It is preferred to include an electrode and a second insulating layer formed over the first electrode, the dielectric film, the second electrode and the first insulating layer and having contact holes exposing the first electrode and the second electrode.

금속 절연체 금속 캐패시터, CMP, MIM Metal Insulators Metal Capacitors, CMP, MIM

Description

캐패시터 및 그 제조 방법{CAPACITOR AND MANUFACTURING METHOD THEREOF}Capacitor and Manufacturing Method Thereof {CAPACITOR AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 한 실시예에 따른 캐패시터를 도시한 도면이다. 1 is a view showing a capacitor according to an embodiment of the present invention.

도 2 내지 도 5는 도 1의 캐패시터의 제조 방법을 제조 단계에 따라 순서대로 도시한 도면이다. 2 to 5 are views illustrating a method of manufacturing the capacitor of FIG. 1 in order according to the manufacturing steps.

본 발명은 캐패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a capacitor and a method of manufacturing the same.

일반적으로 캐패시터(capacitor)는 상부 도전층 및 하부 도전층이 서로 중첩되며 그 사이에 절연층이 형성된다. 상부 및 하부 도전층의 재료로는 금속 또는 폴리 실리콘이 사용되며, 절연층의 재료로는 실리콘 나이트라이드(Silicon nitride, 질화규소), 실리콘 디옥사이드(silicon dioxide, 산화 규소) 및 폴리이미드(polymide) 등이 사용된다. In general, a capacitor includes an upper conductive layer and a lower conductive layer overlapping each other, and an insulating layer is formed therebetween. Metal or polysilicon may be used for the upper and lower conductive layers, and silicon nitride, silicon dioxide, and polyimide may be used for the insulating layer. Used.

이러한 캐패시터는 하부 전극 및 상부 전극을 형성하여야 하므로 공정이 복잡하다. 하부 전극 및 상부 전극은 형성되는 층이 다르므로, 상부 전극 및 하부 전극을 노출하는 접촉 구멍을 형성하는 경우에 상부 전극을 노출하는 접촉 구멍이 하부 전극을 노출하는 접촉 구멍에 비해 과도한 식각이 이루어진다. Such a capacitor is complicated by the process of forming a lower electrode and an upper electrode. Since the lower electrode and the upper electrode are formed in different layers, when the contact hole exposing the upper electrode and the lower electrode is formed, the contact hole exposing the upper electrode is excessively etched compared to the contact hole exposing the lower electrode.

특히, 금속 절연체 금속 캐패시터(metal insulator metal capacitor, MIM)의 경우에는 상부 전극을 형성하기 위한 식각 공정 시 과도한 식각에 의하여 그 아래의 절연층 및 하부 전극이 노출되며, 상부 전극도 그 일부가 제거된다. 이 때 상부 전극 또는 하부 전극에서 제거된 도전성 물질과 식각 가스(CxFx)와의 반응에 의해 비휘발성의 금속 화합물이 절연층 측면에 증착된다. 절연층의 측벽에 증착된 금속 화합물에 의해 상부 전극과 하부 전극이 연결되어 단락이 발생하며, 누설 전류(leakage current)가 증가하게 된다. Particularly, in the case of a metal insulator metal capacitor (MIM), the insulating layer and the lower electrode below are exposed by excessive etching during the etching process for forming the upper electrode, and the upper electrode is partially removed. . At this time, a nonvolatile metal compound is deposited on the side of the insulating layer by the reaction between the conductive material removed from the upper electrode or the lower electrode and the etching gas (CxFx). The upper electrode and the lower electrode are connected by the metal compound deposited on the sidewall of the insulating layer to generate a short circuit, and leakage current increases.

본 발명의 기술적 과제는 그 특성이 향상된 캐패시터 및 그 제조 방법을 제공하는 것이다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a capacitor having improved characteristics and a method of manufacturing the same.

본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층, 상기 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극, 그리고 상기 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 상기 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층을 포함하는 것이 바람직하다.A capacitor according to an embodiment of the present invention is formed on a semiconductor substrate having a predetermined substructure, and fills the trench in order with a first insulating layer having a trench, and a first electrode, a dielectric film, and a first shape having a U shape. And a second insulating layer formed over the second electrode, the first electrode, the dielectric layer, the second electrode, and the first insulating layer and having contact holes exposing the first electrode and the second electrode.

또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하고 있는 것이 바람직하다.In addition, the side surfaces of the first electrode, the dielectric film, and the second electrode are preferably in contact with the second insulating layer.

또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위 치하고 있으며, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하고 있는 것이 바람직하다.In addition, side surfaces of the first electrode, the dielectric layer, and the second electrode are positioned on the same plane, and an upper surface of the first insulating layer and side surfaces of the first electrode, the dielectric layer, and the second electrode are located on the same plane. It is desirable to be located.

또한, 상기 접촉 구멍은 금속 플러그로 채워져있으며, 상기 제1 및 제2 절연층은 산화 규소나 질화 규소인 것이 바람직하다.In addition, the contact hole is filled with a metal plug, and the first and second insulating layers are preferably silicon oxide or silicon nitride.

또한, 본 발명의 한 실시예에 따른 캐패시터의 제조 방법은 소정의 하부 구조를 가지는 반도체 기판 위에 제1 절연층을 형성하는 단계, 상기 제1 절연층을 사진 식각하여 트렌치를 형성하는 단계, 상기 제1 절연층 위에 제1 금속층, 유전층 및 제2 금속층을 순서대로 형성하는 단계, 상기 제1 금속층, 유전층 및 제2 금속층을 평탄화하여 상기 트렌치 내부에 제1 전극, 유전막 및 제2 전극을 형성하는 단계, 상기 제1 절연층 위에 제2 절연층을 형성하는 단계, 그리고 상기 제2 절연층을 사진 식각하여 접촉 구멍을 형성하는 단계를 포함하는 것이 바람직하다.In addition, the method of manufacturing a capacitor according to an embodiment of the present invention comprises the steps of forming a first insulating layer on a semiconductor substrate having a predetermined substructure, forming a trench by photo-etching the first insulating layer, Forming a first metal layer, a dielectric layer, and a second metal layer in order on the insulating layer; and forming a first electrode, a dielectric layer, and a second electrode in the trench by planarizing the first metal layer, the dielectric layer, and the second metal layer. And forming a second insulating layer on the first insulating layer, and forming a contact hole by photo etching the second insulating layer.

또한, 상기 접촉 구멍은 제1 전극 및 제2 전극을 노출하며, 상기 평탄화 단계는 CMP 공정으로 진행하는 것이 바람직하다.In addition, the contact hole exposes the first electrode and the second electrode, and the planarization step is preferably carried out in a CMP process.

또한, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하며, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하고, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하는 것이 바람직하다.In addition, side surfaces of the first electrode, the dielectric layer, and the second electrode are in contact with the second insulating layer, and side surfaces of the first electrode, the dielectric layer, and the second electrode are disposed on the same plane with each other. An upper surface and side surfaces of the first electrode, the dielectric layer, and the second electrode are preferably located on the same plane.

또한, 상기 접촉 구멍에 금속 플러그를 채우는 단계를 더 포함하는 것이 바람직하다.It is also preferable to further include filling a metal plug in the contact hole.

또한, 상기 CMP 공정은 상기 제1 절연층이 노출될 때까지 진행하는 것이 바 람직하다.In addition, the CMP process is preferably performed until the first insulating layer is exposed.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 캐패시터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a capacitor and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시예에 따른 캐패시터의 도면이다.1 is a view of a capacitor according to an embodiment of the present invention.

본 발명의 한 실시예에 따른 캐패시터는 소정의 하부 구조를 가지는 반도체 기판(100) 위에 제1 절연층(110)이 형성되어 있다. 반도체 기판(100)은 실리콘으로 이루어지며, 제1 절연층(110)은 산화 규소나 질화 규소 등의 절연 물질인 것이 바람직하다. In the capacitor according to the exemplary embodiment of the present invention, the first insulating layer 110 is formed on the semiconductor substrate 100 having a predetermined substructure. The semiconductor substrate 100 is made of silicon, and the first insulating layer 110 is preferably an insulating material such as silicon oxide or silicon nitride.

제1 절연층(110)은 트렌치(110a)를 가지고 있으며, 트렌치(110a)에는 그 내벽을 따라 제1 전극, 즉 하부 전극(121)이 형성되어 있고, 하부 전극(121) 위에 유전막(131)이 형성되어 있고, 유전막(131) 위에 제2 전극, 즉 상부 전극(141)이 형성되어 있다. The first insulating layer 110 has a trench 110a, and a first electrode, that is, a lower electrode 121, is formed along the inner wall of the trench 110a, and the dielectric layer 131 is disposed on the lower electrode 121. The second electrode, that is, the upper electrode 141, is formed on the dielectric film 131.

하부 및 상부 전극(121, 141)은 Al 합금, Ti, Cu, TiN, Ti/TiN 합금, Al 및 Ti, TiN, Ti/TiN의 합금 또는 폴리 실리콘인 것이 바람직하며, 유전막(131)은 ONO(oxide-nitride-oxide), NO(nitride-oxide), TEOS(tetra ethyl ortho silicate), 열 산화막 또는 질화 규소(SiN) 등이 바람직하다.The lower and upper electrodes 121 and 141 may be Al alloys, Ti, Cu, TiN, Ti / TiN alloys, Al and Ti, TiN, Ti / TiN alloys, or polysilicon, and the dielectric film 131 may be formed of ONO ( oxide-nitride-oxide (NO), nitride (oxide), tetra ethyl ortho silicate (TEOS), thermal oxide film or silicon nitride (SiN) and the like are preferred.

이러한 하부 전극(121)은 U 자형으로 형성되어 있으며, 트렌치(110a)를 채우고 있다. The lower electrode 121 is formed in a U shape and fills the trench 110a.

이 때, 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 서로 동일 평면상에 위치하고 있고, 제1 절연층(100)의 상면과 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 동일 평면상에 위치하고 있다. In this case, side surfaces of the lower electrode 121, the dielectric layer 131, and the upper electrode 141 are disposed on the same plane, and the upper surface of the first insulating layer 100, the lower electrode 121, and the dielectric layer 131 are disposed on the same plane. And the side of the upper electrode 141 is located on the same plane.

하부 전극(121), 유전막(131), 상부 전극(141) 및 제1 절연층(110) 위에 제2 절연층(150)이 형성되어 있다. 제2 절연층(150)은 산화 규소나 질화 규소인 것이 바람직하다. 이 때, 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 제2 절연층(150)과 접촉하고 있다. The second insulating layer 150 is formed on the lower electrode 121, the dielectric layer 131, the upper electrode 141, and the first insulating layer 110. It is preferable that the second insulating layer 150 is silicon oxide or silicon nitride. At this time, side surfaces of the lower electrode 121, the dielectric layer 131, and the upper electrode 141 are in contact with the second insulating layer 150.

제2 절연층(150)에는 하부 전극(121) 및 상부 전극(141)을 각각 노출하는 접촉 구멍(150a, 150b)이 형성되어 있다. 그리고, 접촉 구멍(150a, 150b)은 금속 플러그(161, 162)로 채워져 있다. Contact holes 150a and 150b exposing the lower electrode 121 and the upper electrode 141 are formed in the second insulating layer 150, respectively. Contact holes 150a and 150b are filled with metal plugs 161 and 162.

따라서, 하부 전극(121) 및 상부 전극(141)의 높이가 서로 동일하므로 이를 노출하는 접촉 구멍(150a, 150b)의 깊이도 서로 동일하다. Therefore, since the heights of the lower electrode 121 and the upper electrode 141 are the same, the depths of the contact holes 150a and 150b exposing the same are also the same.

도 2 내지 도 5는 도 1의 캐패시터를 제조 단계에 따라 순서대로 도시한 도면이다. 2 to 5 are views illustrating the capacitor of FIG. 1 in order according to manufacturing steps.

우선, 도 2에 도시한 바와 같이, 소정의 하부 구조를 가지는 반도체 기판(100) 위에 제1 절연층(110)을 형성한다. 그리고, 제1 절연층(110) 위에 감광막을 도포, 노광 및 현상하여 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 제1 절연층(110)을 식각하여 트렌치(110a)를 형성한다. 목표 정전 용량에 따라 트렌치(110a)의 깊이가 결정된다. 목표 정전 용량이 클수록 트렌치(110a)의 깊이는 깊어진다. First, as shown in FIG. 2, the first insulating layer 110 is formed on the semiconductor substrate 100 having a predetermined substructure. Then, a photoresist film is coated, exposed, and developed on the first insulation layer 110 to form a photoresist pattern, and the trench 110a is formed by etching the first insulation layer 110 using the photoresist pattern as an etch mask. The depth of the trench 110a is determined according to the target capacitance. The larger the target capacitance, the deeper the trench 110a is.

다음으로, 도 3에 도시한 바와 같이, 제1 절연층(110) 위에 제1 금속층(120), 유전층(130) 및 제2 금속층(130)을 순서대로 형성한다. Next, as shown in FIG. 3, the first metal layer 120, the dielectric layer 130, and the second metal layer 130 are sequentially formed on the first insulating layer 110.

다음으로, 도 4에 도시한 바와 같이, CMP 공정(chemical mechanical polishing process)을 이용하여 제1 금속층(120), 유전층(130) 및 제2 금속층(130)을 차례대로 제거하여 평탄화한다. CMP 공정은 제1 절연층(100)이 노출될 때까지 진행한다. Next, as illustrated in FIG. 4, the first metal layer 120, the dielectric layer 130, and the second metal layer 130 are sequentially planarized by using a chemical mechanical polishing process. The CMP process proceeds until the first insulating layer 100 is exposed.

이 때, CMP 공정의 초기에 에치 백 공정(etch back process)과 함께 제1 금속층(120), 유전층(130) 및 제2 금속층(140)을 식각할 수 있다. In this case, the first metal layer 120, the dielectric layer 130, and the second metal layer 140 may be etched together with the etch back process at the beginning of the CMP process.

이 때, 트렌치(110a) 내부에 하부 전극(121), 유전막(131) 및 상부 전극(141)이 형성된다. 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 서로 동일 평면상에 위치하며, 제1 절연층(100)의 상면과 하부 전극(121), 유전막(131) 및 상부 전극(141)의 측면은 동일 평면상에 위치한다. In this case, the lower electrode 121, the dielectric layer 131, and the upper electrode 141 are formed in the trench 110a. Side surfaces of the lower electrode 121, the dielectric layer 131, and the upper electrode 141 are coplanar with each other, and the upper surface of the first insulating layer 100, the lower electrode 121, the dielectric layer 131, and the upper electrode are disposed on the same plane. The side of 141 is located on the same plane.

다음으로, 도 5에 도시한 바와 같이, 제1 절연층(110) 위에 제2 절연층(150)을 형성한다. 그리고, 제2 절연층(150)을 사진 식각하여 접촉 구멍(150a, 150b)을 형성한다. 접촉 구멍(150a, 150b)은 하부 전극(121) 및 상부 전극(141)을 노출한다. 이 때, 하부 전극(121)과 상부 전극(141)의 높이가 서로 동일하므로 접촉 구멍(150a, 150b)의 형성 시 어느 하나의 접촉 구멍에서 과식각이 발생하지 않는다.Next, as shown in FIG. 5, a second insulating layer 150 is formed on the first insulating layer 110. Then, the second insulating layer 150 is photo-etched to form contact holes 150a and 150b. The contact holes 150a and 150b expose the lower electrode 121 and the upper electrode 141. At this time, since the heights of the lower electrode 121 and the upper electrode 141 are the same, over-etching does not occur in any one of the contact holes when the contact holes 150a and 150b are formed.

다음으로, 도 1에 도시한 바와 같이, 접촉 구멍(150a, 150b)에 금속 플러그(161, 162)를 채운다. 금속 플러그(161, 162)는 하부 전극(121)과 상부 전극(141)을 연결하기 위해 형성한다.Next, as shown in FIG. 1, metal plugs 161 and 162 are filled in the contact holes 150a and 150b. The metal plugs 161 and 162 are formed to connect the lower electrode 121 and the upper electrode 141.

본 발명에 따른 금속 절연체 금속 캐패시터 및 그 제조 방법은 CMP 공정을 이용하여 상부 전극과 하부 전극이 동일한 높이에 형성되도록 함으로써 접촉 구멍이 과식각되는 것을 방지한다. The metal insulator metal capacitor and the method of manufacturing the same according to the present invention prevent the contact hole from being over-etched by using the CMP process so that the upper electrode and the lower electrode are formed at the same height.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

Claims (14)

소정의 하부 구조를 가지는 반도체 기판 위에 형성되어 있으며 트렌치를 가지는 제1 절연층; A first insulating layer formed over the semiconductor substrate having a predetermined substructure and having a trench; 상기 트렌치를 차례로 채우고 있으며, U 자형으로 형성되어 있는 제1 전극, 유전막 및 제2 전극;A first electrode, a dielectric film, and a second electrode filling the trenches sequentially and formed in a U shape; 상기 제1 전극, 유전막, 제2 전극 및 제1 절연층 위에 형성되어 있으며 상기 제1 전극 및 제2 전극을 노출하는 접촉 구멍을 가지는 제2 절연층; 및A second insulating layer formed on the first electrode, the dielectric layer, the second electrode, and the first insulating layer and having a contact hole exposing the first electrode and the second electrode; And 상기 접촉 구멍에 형성된 금속 플러그가 포함되어 구성되는 것을 특징으로 하는 캐패시터.And a metal plug formed in the contact hole. 제1항에서,In claim 1, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하고 있는 캐패시터.Side surfaces of the first electrode, the dielectric film, and the second electrode are in contact with the second insulating layer. 제2항에서,In claim 2, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하고 있는 캐패시터. And side surfaces of the first electrode, the dielectric layer, and the second electrode are coplanar with each other. 제3항에서,In claim 3, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동 일 평면상에 위치하고 있는 캐패시터.An upper surface of the first insulating layer and side surfaces of the first electrode, the dielectric layer, and the second electrode are disposed on the same plane. 삭제delete 제1항에서,In claim 1, 상기 제1 및 제2 절연층은 산화 규소나 질화 규소인 캐패시터.And the first and second insulating layers are silicon oxide or silicon nitride. 소정의 하부 구조를 가지는 반도체 기판 위에 제1 절연층을 형성하는 단계;Forming a first insulating layer on the semiconductor substrate having a predetermined substructure; 상기 제1 절연층을 사진 식각하여 트렌치를 형성하는 단계;Photo-etching the first insulating layer to form a trench; 상기 제1 절연층 위에 제1 금속층, 유전층 및 제2 금속층을 순서대로 형성하는 단계;Sequentially forming a first metal layer, a dielectric layer, and a second metal layer on the first insulating layer; 상기 제1 금속층, 유전층 및 제2 금속층을 평탄화하여 상기 트렌치 내부에 제1 전극, 유전막 및 제2 전극을 형성하는 단계;Planarizing the first metal layer, the dielectric layer, and the second metal layer to form a first electrode, a dielectric layer, and a second electrode in the trench; 상기 제1 절연층 위에 제2 절연층을 형성하는 단계;Forming a second insulating layer on the first insulating layer; 상기 제2 절연층을 사진 식각하여 접촉 구멍을 형성하는 단계; 및Photo-etching the second insulating layer to form contact holes; And 상기 접촉 구멍에 금속 플러그를 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 캐패시터의 제조 방법. And forming a metal plug in the contact hole. 제7항에서,In claim 7, 상기 접촉 구멍은 제1 전극 및 제2 전극을 노출하는 캐패시터의 제조 방법.And the contact hole exposes a first electrode and a second electrode. 제8항에서,In claim 8, 상기 평탄화 단계는 CMP 공정으로 진행하는 캐패시터의 제조 방법. The planarization step is a manufacturing method of a capacitor to proceed to the CMP process. 제8항에서,In claim 8, 상기 제1 전극, 유전막 및 제2 전극의 측면은 상기 제2 절연층과 접촉하는 캐패시터의 제조 방법.Side surfaces of the first electrode, the dielectric layer, and the second electrode are in contact with the second insulating layer. 제10항에서,In claim 10, 상기 제1 전극, 유전막 및 제2 전극의 측면은 서로 동일 평면상에 위치하는 캐패시터의 제조 방법. Side surfaces of the first electrode, the dielectric film, and the second electrode are disposed on the same plane with each other. 제11항에서,In claim 11, 상기 제1 절연층의 상면과 상기 제1 전극, 유전막 및 제2 전극의 측면은 동일 평면상에 위치하는 캐패시터의 제조 방법.And a top surface of the first insulating layer and side surfaces of the first electrode, the dielectric layer, and the second electrode are on the same plane. 삭제delete 제8항에서,In claim 8, 상기 CMP 공정은 상기 제1 절연층이 노출될 때까지 진행하는 캐패시터의 제조 방법.The CMP process proceeds until the first insulating layer is exposed.
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