KR20050045514A - Memory device for reducing emi and method of memory data outputing - Google Patents
Memory device for reducing emi and method of memory data outputing Download PDFInfo
- Publication number
- KR20050045514A KR20050045514A KR1020030079602A KR20030079602A KR20050045514A KR 20050045514 A KR20050045514 A KR 20050045514A KR 1020030079602 A KR1020030079602 A KR 1020030079602A KR 20030079602 A KR20030079602 A KR 20030079602A KR 20050045514 A KR20050045514 A KR 20050045514A
- Authority
- KR
- South Korea
- Prior art keywords
- clock signal
- data
- internal clock
- memory device
- modulated
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Abstract
전자기 장애를 감소시키는 메모리 장치 및 그 메모리 데이터 출력 방법이 개시된다. 본 발명의 메모리 장치는 클럭 동기 회로, 스프레드 스펙트럼 클럭 발생부, 데이터 경로부, 그리고 데이터 출력 드라이버를 포함한다. 클럭 동기 회로는 외부 클럭 신호를 수신하여 내부 클럭 신호를 발생시키고, 스프레드 스펙트럼 클럭 발생부는 내부 클럭 신호를 수신하여 이보다 낮은 주파수를 갖는 변조 클럭 신호를 발생시킨다. 데이터 출력 드라이버는 변조 클럭 신호에 응답하여 데이터 경로부를 통해 전달되는 메모리 셀 데이터를 출력한다. 본 발명의 메모리 장치에 의하면, 출력 데이터의 주파수를 낮추어 출력 데이터의 소모 전력 피크값을 떨어뜨려 전자기 장애를 감소시킨다.A memory device for reducing electromagnetic disturbances and a memory data output method thereof are disclosed. The memory device of the present invention includes a clock synchronizing circuit, a spread spectrum clock generator, a data path unit, and a data output driver. The clock synchronous circuit receives an external clock signal to generate an internal clock signal, and the spread spectrum clock generator receives an internal clock signal to generate a modulated clock signal having a lower frequency. The data output driver outputs memory cell data transferred through the data path unit in response to the modulation clock signal. According to the memory device of the present invention, the frequency of the output data is lowered to reduce the power consumption peak value of the output data to reduce the electromagnetic interference.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 출력 데이터의 주파수를 낮추어 출력 데이터의 소모 전력 피크값을 떨어뜨려 전자기 장애를 감소시키는 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a memory device that reduces electromagnetic interference by lowering a peak value of power consumption of output data by lowering the frequency of the output data.
동기식 메모리 장치는 일반적으로 클럭 신호에 동기되어 입력되는 데이터를 메모리 셀에 기입하거나 메모리 셀 데이터를 클럭 신호에 동기시켜 출력한다. 동기식 메모리 장치는 외부 클럭 신호를 그대로 내부 클럭 신호로 받아들여 데이터 출력 드라이버를 동작시키는 동기 클럭으로 사용한다. 외부 클럭 신호의 주파수가 높아짐에 따라 출력 드라이버의 동작 속도가 빨라져서, 동기식 메모리 장치의 순간 소모 전력의 피크치가 증가한다. 이에 따라 전자기 장애(Elecro-Magnetic Interference: EMI)가 커지는 현상이 발생한다.Generally, a synchronous memory device writes data input in synchronization with a clock signal to a memory cell or outputs memory cell data in synchronization with a clock signal. The synchronous memory device receives an external clock signal as an internal clock signal and uses it as a synchronous clock for operating a data output driver. As the frequency of the external clock signal increases, the operation speed of the output driver increases, increasing the peak value of the instantaneous power consumption of the synchronous memory device. This causes an increase in electromagnetic interference (Elecro-Magnetic Interference).
도 1은 따른 메모리 장치의 EMI 크기를 야기시킬 수 있는 순간소모전력을 알 수 있도록 외부클럭의 어떤 한 주파수대역을 생성하고 있는 기본 주파수 성분들의 크기의 예를 보여주는 도면이다. 메모리 장치의 클럭 신호(CLK)를 스펙트럼 분석기(Spectrum Analyzer)로 측정해보면, 40MHz, 80MHz, 120MHz 성분등이 sharp한 대역에서 45dBuV, 30dBuV, 40dBuV로 피크 값으로 나타난다. 이렇게 순간 소모 전력이 커지면 거기에 따른 EMI 값들도 커져 메모리 장치의 데이터 값이나 이웃하는 장치들을 오동작시키는 문제를 일으킨다.FIG. 1 is a diagram showing an example of magnitudes of fundamental frequency components that generate a frequency band of an external clock to know instantaneous power consumption that may cause an EMI magnitude of a memory device. When the clock signal (CLK) of a memory device is measured by a spectrum analyzer, 40MHz, 80MHz, and 120MHz components are shown as peak values at 45dBuV, 30dBuV, and 40dBuV in the sharp band. As the instantaneous power consumption increases, the EMI values corresponding thereto also increase, causing a problem of malfunctioning data values of a memory device or neighboring devices.
그러므로, EMI 피크 값을 줄일 수 있는 메모리 장치의 존재가 필요하다.Therefore, there is a need for a memory device that can reduce EMI peak values.
본 발명의 목적은 EMI 피크 값을 줄일 수 있는 메모리 장치를 제공하는 데 있다.An object of the present invention is to provide a memory device that can reduce the EMI peak value.
본 발명의 다른 목적은 메모리 장치의 EMI 피크 값을 줄이는 메모리 데이터 출력 방법을 제공하는 데 있다. Another object of the present invention is to provide a memory data output method for reducing EMI peak values of a memory device.
상기 목적을 달성하기 위하여, 본 발명의 메모리 장치는 외부 클럭 신호를 수신하여 내부 클럭 신호를 발생시키는 클럭 동기 회로; 내부 클럭 신호를 수신하여 소정의 주파수를 갖는 변조 클럭 신호를 발생시키는 스프레드 스텍트럼 클럭 발생부; 메모리 셀 데이터가 달리는 데이터 경로부; 및 변조 클럭 신호에 응답하여 데이터 경로부로부터 전달되는 메모리 셀 데이터를 출력하는 데이터 출력 드라이버를 포함한다.In order to achieve the above object, the memory device of the present invention comprises a clock synchronization circuit for receiving an external clock signal to generate an internal clock signal; A spread spectrum clock generator for receiving an internal clock signal and generating a modulated clock signal having a predetermined frequency; A data path unit in which memory cell data runs; And a data output driver for outputting memory cell data transferred from the data path unit in response to the modulation clock signal.
바람직하기로, 클럭 동기 회로는 외부 클럭 신호와 내부 클럭 신호의 위상을 비교하여 동기시키는 위상 동기 회로(PLL) 또는 지연 동기 회로(DLL)로 구성되고, 스프레드 스펙트럼 클럭 발생부는 내부 클럭 신호를 분주시켜 변조 클럭 신호를 발생하는 카운터로 구성된다.Preferably, the clock synchronizing circuit is composed of a phase synchronizing circuit (PLL) or a delay synchronizing circuit (DLL) for comparing and synchronizing the phases of the external clock signal with the internal clock signal, and the spread spectrum clock generator divides the internal clock signal. It consists of a counter that generates a modulated clock signal.
더욱 바람직하기로, 메모리 장치는 외부 클럭 신호와 내부 클럭 신호는 동일한 주파수를 갖고 변조 클럭 신호는 외부 클럭 신호 및 내부 클럭 신호 보다 낮은 주파수를 갖는 데, 40KHz 내지 100KHz 대역의 저주파수 신호인 것이 적합하다.More preferably, the memory device has the same frequency as the external clock signal and the internal clock signal, and the modulated clock signal has a lower frequency than the external clock signal and the internal clock signal, and is preferably a low frequency signal in the 40 KHz to 100 KHz band.
상기 다른 목적을 달성하기 위하여, 본 발명의 메모리 데이터 출력 방법은 외부 클럭 신호를 수신하는 단계; 외부 클럭 신호와 동기되는 내부 클럭 신호를 발생하는 단계; 내부 클럭 신호에 응답하여 메모리 셀 데이터가 데이터 경로부로 전송되는 단계; 내부 클럭 신호를 분주시켜 변조 클럭 신호를 발생하는 단계; 및 변조 클럭 신호에 응답하여 데이터 경로부 상의 데이터를 데이터 출력 패드로 출력하는 단계를 포함한다.In order to achieve the above another object, the memory data output method of the present invention comprises the steps of: receiving an external clock signal; Generating an internal clock signal synchronized with an external clock signal; Transmitting memory cell data to a data path unit in response to an internal clock signal; Dividing an internal clock signal to generate a modulated clock signal; And outputting data on the data path portion to the data output pad in response to the modulated clock signal.
따라서, 본 발명에 의하면, 출력 데이터의 주파수를 낮추어 출력 데이터의 소모 전력 피크값을 떨어뜨려 전자기 장애를 감소시킨다.Therefore, according to the present invention, the frequency of the output data is lowered to lower the peak value of power consumption of the output data, thereby reducing the electromagnetic interference.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 설명하는 도면이다. 이를 참조하면, 메모리 장치(200)는 외부 클럭 신호(CLK)를 입력하는 지연 동기 회로(Delay Locked Loop:DLL) 또는 위상 동기 회로(Phase Locked Loop:PLL)를 나타내는 동기 회로(DLL/PLL, 210), 명령(CMD)과 입력 데이터(DIN) 그리고 어드레스 신호(ADDR)를 수신하는 데이터 경로부(220), 동기 회로(210)의 출력을 입력하여 변조 클럭 신호(MCLK)를 발생하는 스프레드 스펙트럼 클럭 발생부(Spread Spectrum Clock Gnerator:SSCG, 230), 그리고 변조 클럭 신호(MCLK)에 응답하여 데이터 경로부(220)에서 제공되는 데이터를 출력하는 데이터 출력 드라이버(DQ Driver, 240)를 포함한다.2 is a diagram illustrating a memory device according to an exemplary embodiment of the present invention. Referring to this, the memory device 200 may include a delay locked circuit (DLL) or a phase locked circuit (PLL) for inputting an external clock signal CLK. ), A spread spectrum clock for generating a modulated clock signal MCLK by inputting the output of the data path unit 220 and the synchronization circuit 210 that receives the command CMD, the input data DIN, and the address signal ADDR. A generation spectrum (Spread Spectrum Clock Gnerator: SSCG, 230), and a data output driver (DQ Driver) 240 for outputting data provided from the data path unit 220 in response to the modulation clock signal (MCLK).
동기 회로(210)는 외부 클럭 신호(CLK)를 입력하여 이와 동기되는 내부 클럭 신호(ICLK)를 발생시킨다. 내부 클럭 신호(ICLK)는 외부 클럭 신호(CLK)의 주파수와 동일한 주파수를 갖는다. 예컨대, 내부 클럭 신호(ICLK)는 40MHz 내지 120MHZ 대역 주파수를 갖는 고주파 신호이다.The synchronization circuit 210 inputs an external clock signal CLK to generate an internal clock signal ICLK that is synchronized with the external clock signal CLK. The internal clock signal ICLK has the same frequency as the frequency of the external clock signal CLK. For example, the internal clock signal ICLK is a high frequency signal having a frequency of 40 MHz to 120 MHz band.
데이터 경로부(220)는 통상의 DRAM 내부에서 명령(CMD), 입력 데이터(DIN) 그리고 어드레스 신호(ADDR)에 의해 데이터가 달리는 경로를 의미한다.The data path unit 220 refers to a path in which data runs through the command CMD, the input data DIN, and the address signal ADDR in the conventional DRAM.
스프레드 스펙트럼 클럭 발생부(230)는 고주파의 내부 클럭 신호(ICLK)를 입력한 후 변조시켜 저주파 대역, 예컨대 40KHz 내지 100KHz의 변조 클럭 신호(MCLK)를 발생한다. 스프레드 스펙트럼 클럭 발생부(230)는 그 내부의 카운터를 이용하여 내부 클럭 신호(ICLK)를 변조시키고 변조 주파수를 갖는 변조 클럭 신호(MCLK)를 발생시킨다.The spread spectrum clock generator 230 inputs and modulates the high frequency internal clock signal ICLK to generate a modulated clock signal MCLK having a low frequency band, for example, 40 KHz to 100 KHz. The spread spectrum clock generator 230 modulates the internal clock signal ICLK using a counter therein and generates a modulated clock signal MCLK having a modulation frequency.
데이터 출력 드라이버(240)는 데이터 경로부(220)로부터 전달되는 데이터를 변조 클럭 신호(MCLK)에 응답하여 데이터 출력 패드(DQ)로 내보낸다. 그리고 변조 클럭 신호(MCLK)는 데이터 스트로브 신호(DQS)로 내보내진다.The data output driver 240 emits data transmitted from the data path unit 220 to the data output pad DQ in response to the modulation clock signal MCLK. The modulated clock signal MCLK is sent out as a data strobe signal DQS.
도 3은 본 발명의 변조 클럭 신호(MCLK)를 사용한 후 메모리 장치(200)의 순간소모전력을 알수 있도록 주파수 성분들의 크기를 보여주는 도면이다. 이를 참조하면, 외부 클럭 신호(CLK)를 메모리 장치(200)에서 변조 클럭 신호(MCLK)에 맞추어 데이터 출력 드라이버(240)의 동작 주파수를 40KHz 내지 100KHz로 낮추게 되면, 도 1과 비교하여 40MHz, 80MHz, 그리고 120MHz에서의 피크 값들이 낮아지는 경향을 볼 수 있다. 특히 40MHz 대역에서는 종래의 45dBuV에서 33dBuV 수준으로 EMI 크기가 상당히 줄어들었음을 알 수 있다. 이는 데이터 출력 드라이버(240)를 통해 출력되는 데이터의 주파수를 낮춤으로써 데이터 출력 드라이버(240)의 소모 전력이 낮아지게 되어 EMI 크기가 작아지는 것으로 해석할 수 있다.3 is a diagram illustrating the magnitude of frequency components so that the instantaneous power consumption of the memory device 200 can be known after using the modulated clock signal MCLK of the present invention. Referring to this, when the operating frequency of the data output driver 240 is lowered from 40 KHz to 100 KHz in accordance with the modulation clock signal MCLK in the memory device 200, the 40 MHz and 80 MHz are compared with FIG. 1. And the peak values at 120 MHz tend to be lower. In particular, it can be seen that the EMI size is significantly reduced from the conventional 45dBuV to 33dBuV in the 40MHz band. This can be interpreted as lowering the power consumption of the data output driver 240 by lowering the frequency of the data output through the data output driver 240 to reduce the EMI size.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명의 메모리 장치에 의하면, 출력 데이터의 주파수를 낮추어 출력 데이터의 소모 전력 피크값을 떨어뜨려 전자기 장애를 감소시킨다.According to the memory device of the present invention described above, the frequency of the output data is lowered to lower the peak value of power consumption of the output data to reduce the electromagnetic disturbance.
도 1은 종래의 메모리 장치에서 발생되는 전자기 장애(EMI) 크기를 알 수 있도록 보여주는 도면이다.FIG. 1 is a diagram illustrating the magnitude of an electromagnetic interference (EMI) generated in a conventional memory device.
도 2는 본 발명의 일실시예에 따른 메모리 장치를 보여주는 도면이다.2 is a diagram illustrating a memory device according to an exemplary embodiment of the present invention.
도 3은 본 발명의 메모리 장치에서 발생되는 전자기 장애(EMI) 크기를 알 수 있도록 보여주는 도면이다.FIG. 3 is a diagram illustrating the magnitude of electromagnetic interference (EMI) generated in the memory device of the present invention.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030079602A KR20050045514A (en) | 2003-11-11 | 2003-11-11 | Memory device for reducing emi and method of memory data outputing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030079602A KR20050045514A (en) | 2003-11-11 | 2003-11-11 | Memory device for reducing emi and method of memory data outputing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050045514A true KR20050045514A (en) | 2005-05-17 |
Family
ID=37245194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030079602A KR20050045514A (en) | 2003-11-11 | 2003-11-11 | Memory device for reducing emi and method of memory data outputing |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050045514A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824049B1 (en) * | 2007-01-31 | 2008-04-22 | 고려대학교 산학협력단 | Apparatus and method for clock generation with piecewise linear modulation |
| KR100834398B1 (en) * | 2007-01-10 | 2008-06-04 | 주식회사 하이닉스반도체 | Semiconductor memory device and driving method thereof |
| US8933917B2 (en) | 2011-01-03 | 2015-01-13 | Samsung Display Co., Ltd. | Timing controller, display apparatus including the same, and method of driving the same |
| US9779703B2 (en) | 2015-01-13 | 2017-10-03 | Samsung Display Co., Ltd. | Timing controller and display device including the same |
-
2003
- 2003-11-11 KR KR1020030079602A patent/KR20050045514A/en not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100834398B1 (en) * | 2007-01-10 | 2008-06-04 | 주식회사 하이닉스반도체 | Semiconductor memory device and driving method thereof |
| US7710817B2 (en) | 2007-01-10 | 2010-05-04 | Hynix Semiconductor, Inc. | Semiconductor memory device having a delay locked loop (DLL) and method for driving the same |
| KR100824049B1 (en) * | 2007-01-31 | 2008-04-22 | 고려대학교 산학협력단 | Apparatus and method for clock generation with piecewise linear modulation |
| US8933917B2 (en) | 2011-01-03 | 2015-01-13 | Samsung Display Co., Ltd. | Timing controller, display apparatus including the same, and method of driving the same |
| US9779703B2 (en) | 2015-01-13 | 2017-10-03 | Samsung Display Co., Ltd. | Timing controller and display device including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101405702B1 (en) | Apparatus and method for multi-phase clock generation | |
| KR100543934B1 (en) | Control and address device having fast address and data access time in semiconductor memory device | |
| KR101998750B1 (en) | Semiconductor device | |
| CN103051332A (en) | Semiconductor device, receiver, transmitter, transceiver and communication system | |
| KR100516742B1 (en) | Clock synchronization device | |
| US5506545A (en) | Electronic apparatus having low radio frequency interference from controlled excursion noise-modulated system clock signal | |
| KR102125475B1 (en) | Output Controlling Circuit and Output Driving Circuit for Semiconductor Apparatus | |
| KR20100019799A (en) | Semiconductor test device | |
| JP2005318507A (en) | Delay fixed loop circuit | |
| WO2005106888A1 (en) | Multiple data rate ram memory controller | |
| US7187705B1 (en) | Analog spread spectrum signal generation circuit | |
| US20110156767A1 (en) | Delay locked loop and method for driving the same | |
| KR100871640B1 (en) | Semiconductor memory device and the method for operating the same | |
| KR20050045514A (en) | Memory device for reducing emi and method of memory data outputing | |
| US7385430B2 (en) | Data output clock generating circuit and method of generating data output clock of semiconductor memory apparatus | |
| KR100507876B1 (en) | Synchronous Memory Device with block for controlling data strobe signal | |
| US6157238A (en) | Clock system of a semiconductor memory device employing a frequency amplifier | |
| KR20010035839A (en) | Semiconductor memory device having DLL circuit | |
| US10156603B1 (en) | Apparatus for adding jitters to the edges of a pulse sequence | |
| KR20040023838A (en) | Register controlled delay locked loop | |
| KR20100081035A (en) | Clock signal generator circuit for reduceing power comsumption | |
| CN112290934B (en) | Controllable jitter clock generating device based on Bias-Tee signal synthesis | |
| KR100410632B1 (en) | DLL for reducing layout area and current comsumption | |
| US6654899B2 (en) | Tracking bin split technique | |
| KR19980041606A (en) | Synchronous semiconductor memory device guarantees variable access time |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |