KR20010035839A - Semiconductor memory device having DLL circuit - Google Patents

Semiconductor memory device having DLL circuit Download PDF

Info

Publication number
KR20010035839A
KR20010035839A KR1019990042600A KR19990042600A KR20010035839A KR 20010035839 A KR20010035839 A KR 20010035839A KR 1019990042600 A KR1019990042600 A KR 1019990042600A KR 19990042600 A KR19990042600 A KR 19990042600A KR 20010035839 A KR20010035839 A KR 20010035839A
Authority
KR
South Korea
Prior art keywords
clock
semiconductor memory
memory device
frequency
external clock
Prior art date
Application number
KR1019990042600A
Other languages
Korean (ko)
Inventor
이형용
김상철
전석배
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990042600A priority Critical patent/KR20010035839A/en
Publication of KR20010035839A publication Critical patent/KR20010035839A/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Landscapes

  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

PURPOSE: A semiconductor memory device having a delay locked loop is provided which is capable of testing the entire part of the semiconductor memory device even in a test mode using a low-frequency test equipment. CONSTITUTION: A semiconductor memory device using an inner clock synchronized with an external clock includes a delay locked loop(12) for generating the inner clock that is phase-synchronized with a reference clock, a frequency multiplier(14) for M-multiplying the frequency of the external clock to generate a multiplied clock, and a selector(16) for selecting one of the external clock and the multiplied clock in response to a predetermined control signal to provide the reference clock. The control signal that is a signal generated inside the semiconductor memory device is enabled when the semiconductor memory device is introduced into a low-speed mode. The low-speed ode corresponds to a burn-in test mode.

Description

지연동기루프 회로를 구비하는 반도체 메모리 장치{Semiconductor memory device having DLL circuit}Semiconductor memory device having a delayed synchronous loop circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 외부 클럭에 위상 동기된 내부 클럭을 발생하는 지연동기루프(DLL) 회로를 구비하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a semiconductor memory device having a delayed synchronization loop (DLL) circuit for generating an internal clock that is phase locked to an external clock.

고속으로 동작하는 반도체 메모리 장치에서는 외부에서 입력되는 외부 클럭에 동기하여 데이터 입출력 동작이 수행된다. 이를 위하여 반도체 메모리 장치는 외부 클럭에 위상 동기된 내부 클럭을 발생하는 내부 클럭 발생 회로를 포함한다. 내부 클럭 발생 회로에는 크게 위상동기루프(Phase Locked Loop: 이하 PLL이라 함)회로와 지연동기루프(Delay Locked Loop: 이하 DLL이라 함) 회로가 있다. 외부 클럭을 소정의 지연 시간(대개 외부 클럭의 주기)만큼 지연시켜 내부 클럭을 발생하는 DLL 회로는 전압제어 발진기(VCO)를 사용하는 PLL 회로에 비해 응답 속도(즉, 동기 시간)가 빠르다. 따라서 초고속으로 동작하는 램버스 디램에서는 DLL 회로가 주로 사용된다.In a semiconductor memory device operating at a high speed, a data input / output operation is performed in synchronization with an external clock input from the outside. To this end, the semiconductor memory device includes an internal clock generation circuit that generates an internal clock that is phase locked to an external clock. The internal clock generation circuit mainly includes a phase locked loop (hereinafter referred to as a PLL) circuit and a delay locked loop (hereinafter referred to as a DLL) circuit. DLL circuits that generate an internal clock by delaying the external clock by a predetermined delay time (usually an external clock cycle) have a faster response speed (ie, synchronous time) than PLL circuits using a voltage controlled oscillator (VCO). Therefore, DLL circuit is mainly used in Rambus DRAM which operates at high speed.

그러나, 통상의 DLL 회로는 지연 시간에 있어서 제한된 범위를 가진다. 즉, 통상의 DLL 회로는 지연부의 지연방법, 복잡성 및 크기 등의 요인에 의해 지연가능한 최소/최대 지연 시간에 제한이 있다. 따라서 DLL 회로가 정상적으로 동기 동작할 수 있는 최고 주파수와 최저 주파수는 각각 지연부의 최소 지연 시간과 최대 지연 시간에 의해 정해진다.However, conventional DLL circuits have a limited range in delay time. That is, the conventional DLL circuit has a limit on the minimum / maximum delay time that can be delayed due to factors such as delay method, complexity, and size of the delay unit. Therefore, the highest frequency and the lowest frequency at which the DLL circuit can operate synchronously are determined by the minimum delay time and the maximum delay time, respectively.

고속 반도체 메모리 장치에서 사용되는 통상적인 DLL 회로는 대개 정상적인 고속 동작 범위에 대해 최적이 되도록 구현된다. 그러므로 반도체 메모리 장치가 정상 동작 속도보다 저속으로 동작할 때, 예를 들어, 번인 테스트 모드에서는 DLL 회로가 제대로 동작할 수 없다.Conventional DLL circuits used in high speed semiconductor memory devices are often implemented to be optimal for normal high speed operating ranges. Therefore, when the semiconductor memory device operates at a lower speed than the normal operating speed, for example, in a burn-in test mode, the DLL circuit may not operate properly.

번인 테스트는 반도체 메모리 장치의 신뢰성을 검증하기 위해 일반적으로 사용되는 것으로 높은 온도조건에서 반도체장치의 동작전압보다 높은 전압을 인가함으로써, 즉 스트레스를 인가함으로써 반도체장치 내부에서 발생될 수 있는 여러 가지 불량을 테스트하는 방법이다. 이 경우 전압, 클럭, 입력 데이터 등의 인가를 위하여 번인 테스트 장비를 사용하게 되는데, 이 장비에서 발생하는 클럭의 주파수가 반도체 메모리 장치의 정상 동작 주파수보다 낮은 경우가 많다.The burn-in test is generally used to verify the reliability of semiconductor memory devices. By applying a voltage higher than the operating voltage of the semiconductor device at a high temperature condition, that is, applying a stress, various burns may be generated in the semiconductor device. How to test. In this case, burn-in test equipment is used to apply voltage, clock, and input data, and the frequency of the clock generated by the equipment is often lower than the normal operating frequency of the semiconductor memory device.

이러한 저주파 테스트 장비를 이용하는 경우, 종래의 테스트에서는 장비에서 제공하는 저주파수의 클럭에서 동작할 수 없는 DLL 회로는 구동하지 않고, 메모리 코아만 테스트된다. 그러므로 반도체 메모리 장치에서 클럭 동기라는 중요한 역할을 수행하는 DLL 회로에 대하여 직접적인 신뢰성 테스트를 할 수 없는 문제점이 있다.In the case of using such low frequency test equipment, in the conventional test, only the memory core is tested without driving the DLL circuit which cannot operate at the low frequency clock provided by the equipment. Therefore, there is a problem in that a direct reliability test cannot be performed on a DLL circuit which plays an important role of clock synchronization in a semiconductor memory device.

본 발명이 이루고자 하는 기술적 과제는 저주파 외부 클럭에 대해서도 DLL을 구동할 수 있는 반도체 메모리 장치를 제공하는 것이다. 좀 더 상세하게는, 저주파 테스트 장비를 사용하는 테스트 모드에서도 반도체 메모리 장치의 전 부분을 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor memory device capable of driving a DLL even for a low frequency external clock. More specifically, the present invention provides a semiconductor memory device capable of testing all parts of a semiconductor memory device even in a test mode using low frequency test equipment.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.1 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention.

도 2는 통상의 지연동기루프(DLL) 회로를 나타내는 도면이다.2 is a diagram illustrating a conventional delayed synchronization loop (DLL) circuit.

상기 기술적 과제를 이루기 위한 본 발명의 반도체 메모리 장치는 기준 클럭에 대하여 위상 동기된 상기 내부 클럭을 발생하는 지연동기루프(DLL) 회로; 상기 외부 클럭의 주파수를 M배 체배한 체배 클럭을 발생하는 주파수 체배기; 및 소정의 제어 신호에 응답하여, 상기 외부 클럭과 상기 체배 클럭 중에서 어느 하나를 선택하여 상기 기준 클럭을 제공하는 선택기를 구비한다.According to an aspect of the present invention, there is provided a semiconductor memory device including: a delay synchronization loop (DLL) circuit configured to generate the internal clock phase-locked with respect to a reference clock; A frequency multiplier for generating a multiplication clock by multiplying the frequency of the external clock by M times; And a selector for selecting one of the external clock and the multiplication clock to provide the reference clock in response to a predetermined control signal.

상기 제어 신호는 상기 반도체 메모리 장치가 저속 모드 진입시 인에이블되는 신호로서, 상기 반도체 메모리 장치의 내부 발생 신호인 것이 바람직하다. 또한 상기 저속 모드는 번인 테스트 모드인 것이 바람직하다.The control signal is a signal that is enabled when the semiconductor memory device enters a low speed mode, and is preferably an internally generated signal of the semiconductor memory device. In addition, the low speed mode is preferably a burn-in test mode.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 본 발명의 반도체 메모리 장치는 DLL 회로(12), 주파수 체배기(14) 및 선택기(16)를 구비한다.1 is a diagram illustrating a semiconductor memory device according to an embodiment of the present invention. Referring to this, the semiconductor memory device of the present invention includes a DLL circuit 12, a frequency multiplier 14, and a selector 16.

DLL 회로(12)는 도 2에 상세하게 도시되어 있으며, 기준 클럭(CLK_STD)에 대하여 위상 동기된 내부 클럭(CLK_IN)을 발생한다. 주파수 체배기(14)는 외부 클럭(CLK_EXT)의 주파수를 M배 체배한 체배 클럭을 발생한다. 선택기(16)는 소정의 제어 신호(XCON)에 응답하여, 외부 클럭(CLK_EXT)과 체배 클럭 중에서 어느 하나를 선택하여 기준 클럭(CLK_STD)으로서 제공한다. 제어 신호(XCON)는 상기 반도체 메모리 장치가 저속 모드로 진입시 인에이블되는 신호이다.The DLL circuit 12 is shown in detail in FIG. 2 and generates an internal clock CLK_IN that is phase locked to the reference clock CLK_STD. The frequency multiplier 14 generates a multiplication clock obtained by multiplying the frequency of the external clock CLK_EXT by M times. The selector 16 selects one of the external clock CLK_EXT and the multiplication clock in response to the predetermined control signal XCON and provides it as the reference clock CLK_STD. The control signal XCON is a signal that is enabled when the semiconductor memory device enters a low speed mode.

DLL 회로(12)의 동작을 좀 더 상세하게 설명하기 위해 통상의 DLL 회로를 나타내는 도 2를 참조하면, DLL 회로(12)는 위상 비교기(22), 저대역 필터(24) 및 지연부(26)로 구현될 수 있다.Referring to FIG. 2, which shows a conventional DLL circuit to describe the operation of the DLL circuit 12 in more detail, the DLL circuit 12 includes a phase comparator 22, a low band filter 24, and a delay unit 26. ) Can be implemented.

위상 비교기(22)는 두 개의 입력 단자로 들어오는 기준 클럭(CLK_STD)과 내부 클럭(CLK_IN))의 위상을 비교하여 그 차이에 대응하는 신호를 발생한다. 저대역필터(24)는 위상 비교기(22)에서 발생된 신호의 고주파 성분을 제거하여 지연부의 지연 시간을 제어하는 지연 제어 신호(VCON)로 변환한다. 지연부(26)는 지연 제어 신호(VCON)에 따라 기준 클럭을 소정의 지연 시간 만큼 지연시켜 내부 클럭으로 출력한다. 출력된 내부 클럭은 기준 클럭과의 비교를 위하여 위상 비교기로 입력된다. 상기의 동작을 통하여 내부 클럭이 기준 클럭에 비하여 한 주기만큼 지연되면 동기가 이루어진다.The phase comparator 22 compares the phases of the reference clock CLK_STD and the internal clock CLK_IN coming into the two input terminals and generates a signal corresponding to the difference. The low band filter 24 removes the high frequency component of the signal generated by the phase comparator 22 and converts it into a delay control signal VCON that controls the delay time of the delay unit. The delay unit 26 delays the reference clock by a predetermined delay time according to the delay control signal VCON and outputs the internal clock. The output internal clock is input to the phase comparator for comparison with the reference clock. Through the above operation, if the internal clock is delayed by one period compared to the reference clock, synchronization is achieved.

본 명세서에서는 상기와 같이 DLL 회로가 정상적으로 동기 동작할 때의 반도체 메모리 장치의 동작 모드를 정상 모드라 하고, DLL 회로가 저속의 입력 클럭으로 인해 정상적인 동기 동작을 수행할 수 없을 때를 저속 모드라 한다.In the present specification, the operation mode of the semiconductor memory device when the DLL circuit is normally synchronized as described above is referred to as a normal mode, and when the DLL circuit cannot perform a normal synchronization operation due to a low speed input clock, it is referred to as a low speed mode. .

정상 모드에서는 선택기(16)는 외부 클럭(CLK_EXT)을 기준 클럭(CLK_STD)으로서 제공한다. 그러므로 DLL 회로(12)는 외부 클럭(CLK_EXT)을 지연시켜 위상 동기된 내부 클럭(CLK_IN)을 발생한다. 이때 DLL 회로(12)에 입력되는 외부 클럭(CLK_EXT)의 주파수는 정상 동작 범위에 속하는 주파수이므로 지연부(26)에서의 지연가능한 시간 범위를 벗어나지 않는다.In the normal mode, the selector 16 provides the external clock CLK_EXT as the reference clock CLK_STD. Therefore, the DLL circuit 12 delays the external clock CLK_EXT to generate the phase-locked internal clock CLK_IN. In this case, since the frequency of the external clock CLK_EXT input to the DLL circuit 12 is a frequency belonging to a normal operating range, it does not go out of the delayable time range in the delay unit 26.

반도체 메모리 장치가 저속 모드로 동작하면, 선택기(16)는 체배 클럭을 기준 클럭(CLK_STD)으로서 제공한다. 그러므로 DLL 회로(12)는 체배 클럭을 지연시켜 위상 동기된 내부 클럭(CLK_IN)을 발생한다. 이때 외부 클럭(CLK_EXT)의 주파수를 M배 체배한 주파수는 DLL 회로(12)가 정상적으로 동작할 수 있는 주파수이다.When the semiconductor memory device operates in the low speed mode, the selector 16 provides a multiplication clock as the reference clock CLK_STD. Therefore, the DLL circuit 12 delays the multiplication clock to generate a phase locked internal clock CLK_IN. At this time, the frequency of M times the frequency of the external clock CLK_EXT is a frequency at which the DLL circuit 12 can operate normally.

따라서, 저주파의 외부 클럭(CLK_EXT)을 정상 동작 범위에 속하는 주파수를 갖는 체배 클럭이 되도록 체배계수, M을 적절히 선택함으로써 저주파 외부 클럭(CLK_EXT)에 대해서도 DLL 회로(12)를 구동할 수 있다.Therefore, the DLL circuit 12 can also be driven with respect to the low frequency external clock CLK_EXT by appropriately selecting the multiplication factor, M such that the low frequency external clock CLK_EXT becomes a multiplication clock having a frequency belonging to the normal operating range.

저속 모드는 주로 번인 테스트와 같은 소정의 테스트 모드인 경우이며, 이 때 테스트 모드를 인식할 수 있도록 반도체 메모리 장치 내부에 신호가 발생되며, 이 신호를 제어 신호(XCON)로 사용할 수 있다.The low speed mode is a case of a predetermined test mode such as a burn-in test. At this time, a signal is generated inside the semiconductor memory device to recognize the test mode, and the signal may be used as the control signal XCON.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 본 발명의 바람직한 실시예를 나타내는 도 1에서의 선택기(16)는 주파수 체배기(14) 전단에 위치하여 저주파의 외부 클럭(CLK_EXT)이 입력되는 경우에만 주파수 체배기(14)가 동작되도록 제어될 수도 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. For example, the selector 16 in FIG. 1 showing a preferred embodiment of the present invention is located in front of the frequency multiplier 14 so that the frequency multiplier 14 is operated only when the low frequency external clock CLK_EXT is input. It may be controlled. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상기에서 설명한 바와 같이 저주파 외부 클럭에 대해서도 DLL 회로를 구동할 수 있는 반도체 메모리 장치를 제공함으로써, 저주파 테스트 장비를 사용하는 테스트 모드에서도 반도체 메모리 장치의 전 부분을 테스트할 수 있어, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.As described above, by providing a semiconductor memory device capable of driving a DLL circuit even for a low frequency external clock, all parts of the semiconductor memory device can be tested even in a test mode using low frequency test equipment, thereby providing reliability of the semiconductor memory device. Can improve.

Claims (3)

외부 클럭에 위상 동기된 내부 클럭을 사용하는 반도체 메모리 장치에 있어서,In a semiconductor memory device using an internal clock phase-locked to an external clock, 기준 클럭에 대하여 위상 동기된 상기 내부 클럭을 발생하는 지연동기루프(DLL) 회로;A delay synchronization loop (DLL) circuit for generating said internal clock phase locked to a reference clock; 상기 외부 클럭의 주파수를 M배 체배한 체배 클럭을 발생하는 주파수 체배기; 및A frequency multiplier for generating a multiplication clock by multiplying the frequency of the external clock by M times; And 소정의 제어 신호에 응답하여, 상기 외부 클럭과 상기 체배 클럭 중에서 어느 하나를 선택하여 상기 기준 클럭을 제공하는 선택기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a selector for selecting one of the external clock and the multiplication clock to provide the reference clock in response to a predetermined control signal. 제1항에 있어서, 상기 제어 신호는The method of claim 1, wherein the control signal is 상기 반도체 메모리 장치가 저속 모드 진입시 인에이블되는 신호로서, 상기 반도체 메모리 장치의 내부 발생 신호인 것을 특징으로 하는 반도체 메모리 장치.And a signal that is enabled when the semiconductor memory device enters a low speed mode and is an internally generated signal of the semiconductor memory device. 제2항에 있어서, 상기 저속 모드는The method of claim 2, wherein the low speed mode 번인 테스트 모드인 것을 특징으로 하는 반도체 메모리 장치.And a burn-in test mode.
KR1019990042600A 1999-10-04 1999-10-04 Semiconductor memory device having DLL circuit KR20010035839A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990042600A KR20010035839A (en) 1999-10-04 1999-10-04 Semiconductor memory device having DLL circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990042600A KR20010035839A (en) 1999-10-04 1999-10-04 Semiconductor memory device having DLL circuit

Publications (1)

Publication Number Publication Date
KR20010035839A true KR20010035839A (en) 2001-05-07

Family

ID=19613846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990042600A KR20010035839A (en) 1999-10-04 1999-10-04 Semiconductor memory device having DLL circuit

Country Status (1)

Country Link
KR (1) KR20010035839A (en)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100518571B1 (en) * 2003-05-12 2005-10-04 삼성전자주식회사 Semiconductor device having delay-locked loop and test method there-of
KR100618825B1 (en) * 2004-05-12 2006-09-08 삼성전자주식회사 Integrated circuit apparatus providing internal signals measurement using a delay-locked loop and internal signals measuring method of the same
KR100789408B1 (en) * 2006-11-21 2007-12-28 삼성전자주식회사 Delay locked loops circuits and method of generating multiplied clock thereof
KR100859836B1 (en) * 2007-03-31 2008-09-23 주식회사 하이닉스반도체 Delay cell and voltage controlled oscillator using the same
KR100906998B1 (en) * 2006-12-07 2009-07-08 주식회사 하이닉스반도체 Apparatus and Method for Controlling an Operational Frequency in DLL Circuit
KR100935606B1 (en) * 2008-09-11 2010-01-07 주식회사 하이닉스반도체 Semiconductor integrated circuit
KR101013920B1 (en) * 2008-07-30 2011-02-14 고려대학교 산학협력단 Frequency Multiplication System and Control Method of the Same
US7961026B2 (en) 2007-03-31 2011-06-14 Hynix Semiconductor Inc. Delay cell and phase locked loop using the same
KR101043379B1 (en) * 2004-10-29 2011-06-21 주식회사 하이닉스반도체 Semiconductor memory device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100518571B1 (en) * 2003-05-12 2005-10-04 삼성전자주식회사 Semiconductor device having delay-locked loop and test method there-of
KR100618825B1 (en) * 2004-05-12 2006-09-08 삼성전자주식회사 Integrated circuit apparatus providing internal signals measurement using a delay-locked loop and internal signals measuring method of the same
KR101043379B1 (en) * 2004-10-29 2011-06-21 주식회사 하이닉스반도체 Semiconductor memory device
KR100789408B1 (en) * 2006-11-21 2007-12-28 삼성전자주식회사 Delay locked loops circuits and method of generating multiplied clock thereof
US7602223B2 (en) 2006-11-21 2009-10-13 Samsung Electronics Co., Ltd. Delay-locked loop circuit and method of generating multiplied clock therefrom
KR100906998B1 (en) * 2006-12-07 2009-07-08 주식회사 하이닉스반도체 Apparatus and Method for Controlling an Operational Frequency in DLL Circuit
US7573312B2 (en) 2006-12-07 2009-08-11 Hynix Semiconductor Inc. Apparatus and method of controlling operation frequency in DLL circuit
KR100859836B1 (en) * 2007-03-31 2008-09-23 주식회사 하이닉스반도체 Delay cell and voltage controlled oscillator using the same
US7961026B2 (en) 2007-03-31 2011-06-14 Hynix Semiconductor Inc. Delay cell and phase locked loop using the same
KR101013920B1 (en) * 2008-07-30 2011-02-14 고려대학교 산학협력단 Frequency Multiplication System and Control Method of the Same
KR100935606B1 (en) * 2008-09-11 2010-01-07 주식회사 하이닉스반도체 Semiconductor integrated circuit
US7852132B2 (en) 2008-09-11 2010-12-14 Hynix Semiconductor Inc. Semiconductor integrated circuit

Similar Documents

Publication Publication Date Title
KR100269316B1 (en) Delayed locked loop & phase locked loop merged with synchronous delay circuit
EP1742074B1 (en) Test device and test method
US6285225B1 (en) Delay locked loop circuits and methods of operation thereof
US6459314B2 (en) Delay locked loop circuit having duty cycle correction function and delay locking method
KR101950320B1 (en) Phase detection circuit and synchronization circuit using the same
JP4298688B2 (en) Clock generation circuit and clock generation method
US7414446B2 (en) DLL circuit of semiconductor memory apparatus and method of delaying and locking clock in semiconductor memory apparatus
KR20040046323A (en) Dll circuit
KR102001692B1 (en) Multi-channel delay locked loop
JP2005318507A (en) Delay fixed loop circuit
KR20010035839A (en) Semiconductor memory device having DLL circuit
KR19990077898A (en) Semiconductor test device
US7187705B1 (en) Analog spread spectrum signal generation circuit
US20100164573A1 (en) Semiconductor device
US6646937B2 (en) Integrated clock generator, particularly for driving a semiconductor memory with a test signal
TWI285028B (en) Phase locked loop system capable of deskewing and method therefor
KR102491525B1 (en) Semiconductor device including clock generation citcuit
JP2007053685A (en) Semiconductor integrated circuit device
JPH11355107A (en) High frequency clock generation circuit
KR100604783B1 (en) PLL Circuit having DLL mode
US6529057B2 (en) Stretching, shortening, and/or removing a clock cycle
JP2728072B2 (en) Test method for semiconductor integrated circuit
JP2004199135A (en) Synchronous clock generating circuit
JPH1114704A (en) Semiconductor testing device
KR100807116B1 (en) Delay locked loop

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination