KR20050040260A - Cmos image sensor and method for manufacturing the same - Google Patents
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Abstract
본 발명의 씨모스 이미지 센서 및 그 제조 방법을 개시한다. 본 발명은 단위 화소를 위한 액티브 영역 상에 트랜지스터들의 게이트를 형성시킴과 아울러 소자 분리 영역의 소자 분리막과, 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 상에 보호막을 공통적으로 형성시킨다. 상기 보호막은 상기 게이트와 동일한 적층 구조를 가지며, 상기 보호막 아래의 액티브 영역을 불순물의 이온주입으로부터 보호한다. 이후, 상기 포토 다이오드를 위한 액티브 영역에 n-형 확산 영역을 형성시키고, 상기 포토 다이오드의 n-형 확산 영역 상에 Po형 확산 영역을 형성시키고, P형 불순물을 임의의 경사 각도로 이온주입시키는 이온주입공정을 이용하여 상기 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역을 형성시킨다.Disclosed is a CMOS image sensor of the present invention and a method of manufacturing the same. According to the present invention, a gate of transistors is formed on an active region for a unit pixel, and a passivation layer is commonly formed on an edge of an active region for the photodiode and a device isolation layer in an element isolation region. The protective film has the same stacked structure as the gate and protects the active region under the protective film from ion implantation of impurities. Next, the picture in the active region for the diode to form an n- type diffusion region, in the n- type diffusion region of the photo diode to form a P-type diffusion region o, ion implantation of P type impurity in an arbitrary angle of inclination of the A P + type diffusion region is formed at the edge of the active region for the photodiode by using an ion implantation process.
따라서, 상기 P+형 확산 영역은 상기 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역과, 상기 소자 분리막의 사이에 배치되므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역의 경계부에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류 특성을 향상시킬 수가 있다.Therefore, the P + type diffusion region is P o type diffusion region and the n- type diffusion region for the photodiode, and placed between the device isolation film generated in the boundary between the diffusion regions for the device isolation film and the photodiode The dark current can be reduced. As a result, the dark current characteristics of the CMOS image sensor can be improved.
Description
본 발명은 씨모스 이미지 센서에 관한 것으로, 더욱 상세하게는 포토 다이오드의 확산 영역과 소자 분리막 사이의 경계면에서 발생하는 암전류(dark current)를 저감시키도록 한 씨모스 이미지 센서 및 그 제조 방법에 관한 것이다.The present invention relates to a CMOS image sensor, and more particularly, to a CMOS image sensor and a method of manufacturing the same to reduce the dark current generated at the interface between the diffusion region of the photodiode and the device isolation layer. .
일반적으로, 이미지 센서는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 크게 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(CMOS image sensor)로 구분된다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and is generally classified into a charge coupled device (CCD) and a CMOS image sensor.
상기 전하 결합 소자(charge coupled device: CCD)는 각각의 모스(MOS) 커패시터가 서로 인접하여 배치된 구조를 가지며, 전하 캐리어가 임의의 모스 커패시터에 저장된 후 그 후단의 모스 커패시터로 전송되는 방식의 소자이다. 상기 전하 결합 소자는 복잡한 구동 방식, 많은 전력 소모, 많은 포토공정 스텝으로 인한 복잡한 제조공정 등의 단점을 갖는다. 또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.The charge coupled device (CCD) has a structure in which MOS capacitors are disposed adjacent to each other, and a charge carrier is stored in an arbitrary MOS capacitor and then transferred to a MOS capacitor at a later stage. to be. The charge coupling device has disadvantages such as a complicated driving method, a large power consumption, and a complicated manufacturing process due to many photoprocess steps. In addition, the charge coupling device has a disadvantage in that it is difficult to integrate a control circuit, a signal processing circuit, an analog / digital converter (A / D converter), and the like into a charge coupling device chip, which makes it difficult to miniaturize a product.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다. 상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다. 즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.Recently, CMOS image sensors have attracted attention as next generation image sensors for overcoming the disadvantages of the charge coupled device. The CMOS image sensor uses CMOS technology that uses a control circuit, a signal processing circuit, and the like as peripheral circuits to form MOS transistors corresponding to the number of unit pixels on a semiconductor substrate, thereby forming the MOS transistors of each unit pixel. The device adopts a switching method that sequentially detects output. That is, the CMOS image sensor implements an image by sequentially detecting an electrical signal of each unit pixel by a switching method by forming a photodiode and a MOS transistor in the unit pixel.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 적은 전력 소모, 적은 포토공정 스텝에 따른 단순한 제조공정 등과 같은 장점을 갖는다. 또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다. 따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.The CMOS image sensor has advantages, such as a low power consumption, a simple manufacturing process according to a few photoprocess steps, by using CMOS manufacturing technology. In addition, since the CMOS image sensor can integrate a control circuit, a signal processing circuit, an analog / digital conversion circuit, and the like into the CMOS image sensor chip, the CMOS image sensor has an advantage of easy miniaturization. Therefore, the CMOS image sensor is currently widely used in various application parts such as a digital still camera, a digital video camera, and the like.
도 1은 일반적인 씨모스 이미지 센서의 단위 화소(unit pixel)를 나타낸 회로도이다. 도 1에 도시된 바와 같이, 씨모스 이미지 센서의 단위 화소(100)는 광전 변환부로서의 포토 다이오드(photo diode)(110)와, 4개의 트랜지스터들을 포함하여 구성된다. 상기 4개의 트랜지스터들의 각각은 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)이다. 상기 단위 화소(100)의 출력단(OUT)에는 로드 트랜지스터(160)가 전기적으로 연결된다. 여기서, 미설명 부호 FD는 플로팅 확산 영역이고, Tx는 셀렉트 트랜지스터(120)의 게이트 전압이고, Rx는 리셋 트랜지스터(130)의 게이트 전압이고, Dx는 드라이브 트랜지스터(140)의 게이트 전압이고, Sx는 셀렉트 트랜지스터(150)의 게이트 전압이다.1 is a circuit diagram illustrating a unit pixel of a general CMOS image sensor. As illustrated in FIG. 1, the unit pixel 100 of the CMOS image sensor includes a photo diode 110 as a photoelectric converter and four transistors. Each of the four transistors is a transfer transistor 120, a reset transistor 130, a drive transistor 140, and a select transistor 150. The load transistor 160 is electrically connected to the output terminal OUT of the unit pixel 100. Here, reference numeral FD is a floating diffusion region, Tx is a gate voltage of the select transistor 120, Rx is a gate voltage of the reset transistor 130, Dx is a gate voltage of the drive transistor 140, Sx is The gate voltage of the select transistor 150.
도 2는 도 1의 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다. 도 2에 도시된 바와 같이, 단위 화소(100)에서는 액티브 영역이 굵은 실선으로 정의된 영역이고, 소자 분리 영역이 소자 분리막(미도시)이 형성된, 상기 액티브 영역의 외부 영역이다. 트랜스퍼 트랜지스터(120)의 게이트(123), 리셋 트랜지스터(130)의 게이트(133), 드라이브 트랜지스터(140)의 게이트(143) 및 셀렉트 트랜지스터(150)의 게이트(153)가 각각 상기 액티브 영역의 상부를 가로지르는 형태로 배치된다. 미설명 부호 FD는 플로팅 확산 영역이고, PD는 포토 다이오드 부분이다.FIG. 2 is a layout diagram illustrating unit pixels of the CMOS image sensor of FIG. 1. As shown in FIG. 2, in the unit pixel 100, an active region is a region defined by a thick solid line, and an element isolation region is an outer region of the active region in which an isolation layer (not shown) is formed. The gate 123 of the transfer transistor 120, the gate 133 of the reset transistor 130, the gate 143 of the drive transistor 140, and the gate 153 of the select transistor 150 each have an upper portion of the active region. It is arranged in the shape of crossing. Reference numeral FD is a floating diffusion region, and PD is a photodiode portion.
도 3은 도 2의 A-A 선을 따라 절단한 단위 화소의 포토 다이오드 부분 및 트랜스퍼 게이트를 나타낸 단면 구조도이다. 도 3에 도시된 바와 같이, P++형 반도체 기판(10) 상에 P-형 에피층(11)이 형성된다. 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 소자 분리막(13)이 형성된다. 도 2의 트랜스퍼 트랜지스터(120)를 위한 에피층(11)의 부분 상에 게이트 절연막(121)과 게이트(123)가 형성되고, 상기 게이트(123)의 양 측벽에 절연막의 스페이서(125)가 형성된다. 포토 다이오드 영역(PD)을 위한 에피층(11)의 부분에 n-형 확산 영역(131) 및 Po형 확산 영역(133)이 형성된다. 상기 Po형 확산 영역(113)은 상기 n-형 확산 영역(111) 상에 형성된다. 또한, 플로팅 확산 영역(FD)은 상기 트랜스퍼 트랜지스터(120)의 게이트(123)를 사이에 두고 상기 n-/Po형 확산 영역(111),(113)과 이격하며 상기 에피층(11)에 형성된다.3 is a cross-sectional structural view illustrating a photodiode portion and a transfer gate of a unit pixel cut along line AA of FIG. 2. As shown in FIG. 3, a P-type epitaxial layer 11 is formed on the P ++ type semiconductor substrate 10. In order to define an active region of the semiconductor substrate 10, an isolation layer 13 is formed on a portion of the epi layer 11 for the isolation region of the semiconductor substrate 10. A gate insulating layer 121 and a gate 123 are formed on a portion of the epitaxial layer 11 for the transfer transistor 120 of FIG. 2, and spacers 125 of the insulating layer are formed on both sidewalls of the gate 123. do. An n-type diffusion region 131 and a Po type diffusion region 133 are formed in a portion of the epi layer 11 for the photodiode region PD. O the P-type diffusion region 113 is formed on the n- type diffusion region 111. In addition, the floating diffusion region FD is spaced apart from the n- / PO type diffusion regions 111 and 113 with the gate 123 of the transfer transistor 120 interposed therebetween and disposed on the epitaxial layer 11. Is formed.
이와 같은 구조를 갖는 종래의 씨모스 이미지 센서는 암전류(dark current)의 증가로 인하여 소자의 성능 저하와 전하저장능력 저하와 같은 문제점을 갖는다.The conventional CMOS image sensor having such a structure has problems such as deterioration of device performance and charge storage capability due to an increase in dark current.
상기 암전류는 광이 포토 다이오드에 입사되지 않는 상태에서 상기 포토 다이오드에서 플로팅 확산 영역으로 이동하는 전자에 의해 생성된다. 상기 암전류는 주로 반도체 기판의 표면 인접부, 소자 분리막과 Po형 확산 영역의 경계부, 소자 분리막과 n-형 확산 영역의 경계부, Po형 확산 영역과 n- 확산 영역의 경계부, Po형 확산 영역과 n- 확산 영역에 분포하는 각종 결함이나 댕글링 본드(dangling bond) 등에서 비롯되는 것으로 보고되고 있다. 상기 암전류는 저조도(low illumination) 환경에서 씨모스 이미지 센서의 성능 저하와 전하저장 능력 저하와 같은 심각한 문제를 야기할 수 있다.The dark current is generated by electrons moving from the photodiode to the floating diffusion region in a state where light is not incident on the photodiode. The dark current is mostly adjacent to the surface of the semiconductor substrate, the device isolation film and the P-type diffusion region o the boundary, and the boundary between the device isolation film, o P-type diffusion region and a boundary portion, P o of the n- type diffusion region in n- type diffusion region of the diffusion It has been reported to originate from various defects or dangling bonds distributed in the region and the n-diffusion region. The dark current may cause serious problems such as degradation of the CMOS image sensor and degradation of charge storage capability in a low illumination environment.
따라서, 종래의 씨모스 이미지 센서는 상기 암전류, 특히 실리콘 기판의 표면 인접부에서 발생하는 암전류를 감소시키기 위해 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역을 함께 이용하여 왔다.Thus, the conventional CMOS image sensor has been used with the dark current, in particular, o P-type diffusion region and the n- type diffusion region for the photodiode in order to reduce dark current generated in the portion adjacent the surface of the silicon substrate.
하지만, 종래의 씨모스 이미지 센서는 소자 분리막과 Po형 확산 영역의 경계부, 소자 분리막과 n-형 확산 영역의 경계부에서 발생하는 암전류에 의해 큰 영향을 받는다.However, the conventional CMOS image sensors are greatly affected by a dark current generated at the boundary of the device isolation film and the P-type o boundary, the device isolation film and the n- type diffusion region of the diffusion region.
이를 좀 더 상세히 언급하면, 도 3에서 알 수 있는 바와 같이, 포토 다이오드(PD)의 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 형성하기 위한, 이온주입 마스크층으로서의 감광막 패턴(미도시)이 상기 반도체 기판(10) 상에 형성될 때, 상기 포토 다이오드(PD)를 위한 액티브 영역 전체가 상기 감광막 패턴의 개구부 내에서 노출된다. 이러한 상태에서 상기 포토 다이오드(PD)의 액티브 영역에 상기 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 위한 불순물이 이온주입되면, 상기 포토 다이오드(PD)의 액티브 영역과 소자 분리막(13) 사이의 경계부에도 상기 n-형 확산 영역(111) 및 Po형 확산 영역(113)을 위한 불순물이 이온주입된다.If a more detailed mention that, as seen in 3, a photodiode (PD) n- type diffusion region 111 and the P o type diffusion region 113 as a photosensitive film, an ion implantation mask layer for forming the When a pattern (not shown) is formed on the semiconductor substrate 10, the entire active region for the photodiode PD is exposed in the opening of the photoresist pattern. When the impurity for the n- type diffusion region 111 and the P o type diffusion region 113 in the active region of the photodiode (PD) the ion implantation in this state, the active region of the photodiode (PD) element, and Impurities for the n-type diffusion region 111 and the PO type diffusion region 113 are also ion-implanted at the boundary between the separators 13.
따라서, 상기 n-/Po형 확산 영역(111),(113)과 상기 소자 분리막(13) 사이의 경계부에서는 상기 불순물의 이온주입에 의한 손상이 유발되고 나아가 결함이 발생한다. 상기 결함은 전자 및 정공 캐리어의 발생을 야기하고, 또한 상기 전자 의 재결합을 제공한다. 그 결과, 포토 다이오드의 누설 전류가 증가하고 나아가 씨모스 이미지 센서의 암전류(dark current)가 증가한다.Therefore, damage between the n- / PO type diffusion regions 111 and 113 and the device isolation layer 13 is caused by ion implantation of impurities, and defects are generated. The defect causes the generation of electron and hole carriers and also provides for recombination of the electrons. As a result, the leakage current of the photodiode increases and further, the dark current of the CMOS image sensor increases.
이와 같이 설명한 바와 같이, 종래의 씨모스 이미지 센서는 포토 다이오드의 확산 영역을 형성하기 위한 불순물의 이온주입 때에 소자 분리막과 포토 다이오드를 위한 액티브 영역 사이의 경계부에 상기 불순물이 이온주입되는 구조를 갖고 있다. 그 결과, 종래의 씨모스 이미지 센서는 소자 분리막과 포토 다이오드를 위한 액티브 영역 사이의 경계부에 발생하는 암전류의 증가를 억제하기가 어려우므로 암전류 특성을 향상시키는데 한계가 있다.As described above, the conventional CMOS image sensor has a structure in which the impurities are ion implanted at the boundary between the device isolation film and the active region for the photodiode when ion implantation of impurities for forming the diffusion region of the photodiode. . As a result, the conventional CMOS image sensor has a limitation in improving the dark current characteristics because it is difficult to suppress the increase in the dark current generated at the boundary between the device isolation film and the active region for the photodiode.
따라서, 본 발명의 목적은 소자 분리막과 포토 다이오드를 위한 확산 영역을 이격시킴으로써 씨모스 이미지 센서의 암전류 특성을 향상시키는데 있다.Accordingly, an object of the present invention is to improve the dark current characteristics of the CMOS image sensor by separating the diffusion region for the device isolation layer and the photodiode.
본 발명의 다른 목적은 소자 분리막과 포토 다이오드를 위한 확산 영역 사이에 암전류 저감을 위한 확산 영역을 형성시킴으로써 씨모스 이미지 센서의 암전류 특성을 향상시키는데 있다. Another object of the present invention is to improve the dark current characteristics of the CMOS image sensor by forming a diffusion region for reducing dark current between the device isolation layer and the diffusion region for the photodiode.
이와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조 방법은Manufacturing method of the CMOS image sensor according to the present invention for achieving the above object
단위 화소의 액티브 영역을 정의하기 위해 제 1 도전형 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키는 단계; 상기 기판 상에 트랜스퍼 트랜지스터 및 상기 소자 분리막의 경계를 포함하도록 상기 기판 상에 보호막을 형성시키는 단계; 상기 반도체 기판의 액티브 영역에 포토 다이오드를 위한 확산 영역을 형성시키는 단계; 및 상기 포토 다이오드를 위한 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 제 1 도전형 확산 영역을 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming an isolation layer in the isolation region of the first conductivity type semiconductor substrate to define an active region of the unit pixel; Forming a protective film on the substrate to include a boundary between a transfer transistor and the device isolation layer on the substrate; Forming a diffusion region for a photodiode in an active region of the semiconductor substrate; And forming a first conductivity type diffusion region in an active region between the device isolation layer and the diffusion region for the photodiode to reduce the dark current generated at the boundary between the diffusion region for the photodiode and the device isolation layer. It is characterized by including.
바람직하게는, 상기 제 1 도전형 확산 영역은 상기 보호막을 이용하여 제 1 도전형 불순물을 소정의 경사 각도로 이온주입시킴으로써 상기 소자 분리막과 포토 다이오드를 위한 확산 영역 사이의 액티브 영역에 형성될 수 있다.Preferably, the first conductivity type diffusion region may be formed in the active region between the device isolation layer and the diffusion region for the photodiode by ion implanting the first conductivity type impurities at a predetermined inclination angle using the passivation layer. .
바람직하게는, 상기 제 1 도전형 확산 영역의 접합을 상기 포토 다이오드를 위한 확산 영역의 접합 이상의 깊이로 형성시킬 수가 있다.Preferably, the junction of the first conductivity type diffusion region can be formed to a depth greater than the junction of the diffusion region for the photodiode.
바람직하게는, 상기 포토 다이오드를 위한 확산 영역은 상기 트랜스퍼 트랜지스터와 상기 소자 분리막 사이, 상기 반도체 기판의 액티브 영역의 포토 다이오드 형성 영역에 제 2 도전형 확산 영역을 형성시킴으로써 형성될 수 있다.Preferably, the diffusion region for the photodiode may be formed by forming a second conductivity type diffusion region between the transfer transistor and the device isolation layer in the photodiode formation region of the active region of the semiconductor substrate.
바람직하게는, 상기 포토 다이오드 영역의 표면 상에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역 상에 제 1 도전형 확산 영역을 형성시키는 단계를 더 포함할 수 있다.Preferably, the method may further include forming a first conductivity type diffusion region on the second conductivity type diffusion region to reduce dark current generated on the surface of the photodiode region.
바람직하게는, 상기 보호막을 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조로 형성시킬 수가 있다.Preferably, the protective film can be formed in the same stacked structure as the gate electrode of the transfer transistor.
이와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서는CMOS image sensor according to the present invention for achieving the above object
단위 화소의 액티브 영역과 소자 분리 영역을 갖는 제 1 도전형 반도체 기판; 상기 반도체 기판의 소자 분리 영역에 형성된 소자 분리막; 상기 반도체 기판 상에 형성된 트랜스퍼 트랜지스터; 상기 소자 분리막으로부터 소정의 거리를 두고 이격하여 상기 액티브 영역에 형성된, 포토 다이오드를 위한 제 2 도전형 확산 영역; 및 상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 경계부에서 발생하는 암전류를 저감시키기 위해 상기 제 2 도전형 확산 영역과 상기 소자 분리막 사이의 액티브 영역에 형성된 제 1 도전형 확산 영역을 포함하는 것을 특징으로 한다.A first conductivity type semiconductor substrate having an active region and a device isolation region of a unit pixel; An isolation layer formed in the isolation region of the semiconductor substrate; A transfer transistor formed on the semiconductor substrate; A second conductivity type diffusion region for the photodiode, formed in the active region spaced apart from the device isolation layer by a predetermined distance; And a first conductivity type diffusion region formed in an active region between the second conductivity type diffusion region and the device isolation layer to reduce dark current generated at the boundary between the second conductivity type diffusion region and the device isolation layer. It features.
바람직하게는, 상기 소자 분리막의 경계를 포함하며, 상기 반도체 기판 상에 형성된 보호막을 더 포함할 수 있다.Preferably, the semiconductor device may further include a passivation layer formed on the semiconductor substrate and including a boundary of the device isolation layer.
바람직하게는, 상기 제 1 도전형 확산 영역의 접합은 상기 제 2 도전형 확산 영역의 접합 이상의 깊이를 가질 수가 있다.Preferably, the junction of the first conductivity type diffusion region may have a depth greater than the junction of the second conductivity type diffusion region.
바람직하게는, 상기 제 1 도전형 반도체 기판은 P-형 에피층을 갖는 P++형 반도체 기판이고, 상기 제 2 도전형 확산 영역은 n-형 확산 영역이고, 상기 제 1 도전형 확산 영역은 P+형 확산 영역인 것이 가능하다.Preferably, the first conductivity type semiconductor substrate is a P ++ type semiconductor substrate having a P-type epitaxial layer, the second conductivity type diffusion region is an n-type diffusion region, and the first conductivity type diffusion region is a P + type It is possible to be a diffusion region.
바람직하게는, 상기 n-형 확산 영역 상에 형성된, 포토 다이오드를 위한 Po형 확산 영역을 포함할 수 있다.Preferably, it may include a P o type diffusion region for the photodiode, formed on the n- type diffusion region.
바람직하게는, 상기 보호막은 상기 트랜스퍼 트랜지스터의 게이트 전극과 동일한 적층 구조를 가질 수가 있다.Preferably, the passivation layer may have the same stacked structure as the gate electrode of the transfer transistor.
따라서, 본 발명은 포토 다이오드를 위한 확산 영역을 소자 분리막으로 이격시키고, 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이에 P+형 확산 영역을 형성시키므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역 사이에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류를 저감시킬 수가 있다.Therefore, the present invention separates the diffusion region for the photodiode into the device isolation layer and forms a P + type diffusion region between the device isolation layer and the diffusion region for the photodiode, so that the diffusion region for the photodiode is between the device isolation layer and the diffusion region for the photodiode. It is possible to reduce the dark current generated at. As a result, the dark current of the CMOS image sensor can be reduced.
이하, 본 발명에 의한 씨모스 이미지 센서 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.Hereinafter, a CMOS image sensor and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.
도 4는 본 발명에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도이다. 도 4를 참조하면, 본 발명의 씨모스 이미지 센서의 단위 화소(200)에서는 액티브 영역이 굵은 실선으로 정의된 영역이고, 소자 분리 영역은 소자 분리막(미도시)이 형성된, 상기 액티브 영역의 외부 영역이다. 트랜스퍼 트랜지스터(120)의 게이트(123), 리셋 트랜지스터(130)의 게이트(133), 드라이브 트랜지스터(140)의 게이트(143) 및 셀렉트 트랜지스터(150)의 게이트(153)가 각각 상기 액티브 영역의 상부를 가로지르는 형태로 배치된다.4 is a layout diagram illustrating unit pixels of a CMOS image sensor according to the present invention. Referring to FIG. 4, in the unit pixel 200 of the CMOS image sensor of the present invention, an active region is a region defined by a thick solid line, and an isolation region is an outer region of the active region in which an isolation layer (not shown) is formed. to be. The gate 123 of the transfer transistor 120, the gate 133 of the reset transistor 130, the gate 143 of the drive transistor 140, and the gate 153 of the select transistor 150 each have an upper portion of the active region. It is arranged in the shape of crossing.
더욱이, 포토 다이오드(PD)를 위한 액티브 영역의 가장자리부를 불순물의 이온주입으로부터 보호하기 위해 상기 가장자리부 및 상기 소자 분리막 상에 보호막(126)이 공통적으로 배치된다. 상기 보호막(126)은 상기 포토 다이오드(PD)를 위한 액티브 영역과 상기 소자 분리막 사이의 경계부를 따라가면서 연장하여 형성된다. 미설명 부호 FD는 플로팅 확산 영역이다.Furthermore, a protective film 126 is commonly disposed on the edge portion and the device isolation layer to protect the edge portion of the active region for the photodiode PD from ion implantation of impurities. The passivation layer 126 extends along a boundary between the active region for the photodiode PD and the device isolation layer. Reference numeral FD is a floating diffusion region.
한편, 본 발명의 단위 화소(200)는 1개의 포토 다이오드와 4개의 트랜지스터를 갖는 것처럼 도시하였으나, 실제로는 1개의 포토 다이오드와 3개의 트랜지스터, 즉 리셋 트랜지스터, 드라이버 트랜지스터 및 셀렉트 트랜지스터를 갖는 것도 가능하다. 이하, 설명의 편의상, 본 발명을 1개의 포토 다이오드와 4개의 트랜지스터를 갖는 구조의 단위 화소를 기준으로 설명하기로 한다.Meanwhile, although the unit pixel 200 of the present invention is illustrated as having one photodiode and four transistors, it is also possible to actually have one photodiode and three transistors, that is, a reset transistor, a driver transistor, and a select transistor. . Hereinafter, for convenience of description, the present invention will be described with reference to a unit pixel having a structure having one photodiode and four transistors.
도 5는 도 4의 B-B 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도이다.FIG. 5 is a cross-sectional view illustrating a photodiode portion of a unit pixel cut along a line B-B of FIG. 4.
도 5를 참조하면, P++형 반도체 기판(10) 상에 P-형 에피층(11)이 형성된다. 상기 반도체 기판(10)으로는 예를 들어 단결정 실리콘 기판 등이 사용될 수 있다. 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 소자 분리막(13)이 형성된다. 상기 소자 분리막(13)은 에스티아이(STI: shallow trench isolation) 공정에 의해 형성된 것으로 도시되어 있지만, 로코스(LOCOS: local oxidation of Silicon) 공정 등에 의해 형성되는 것도 가능하다. 도 4의 트랜스퍼 트랜지스터(120)를 위한 에피층(11)의 부분 상에 게이트 절연막(121)과 게이트(123)가 형성되고, 상기 게이트(123)의 양 측벽에 절연막의 스페이서(240)가 형성된다.Referring to FIG. 5, a P-type epitaxial layer 11 is formed on a P ++ type semiconductor substrate 10. For example, a single crystal silicon substrate may be used as the semiconductor substrate 10. In order to define an active region of the semiconductor substrate 10, an isolation layer 13 is formed on a portion of the epi layer 11 for the isolation region of the semiconductor substrate 10. Although the device isolation layer 13 is illustrated as being formed by a shallow trench isolation (STI) process, the device isolation layer 13 may be formed by a local oxidation of silicon (LOCOS) process or the like. A gate insulating layer 121 and a gate 123 are formed on a portion of the epitaxial layer 11 for the transfer transistor 120 of FIG. 4, and spacers 240 of the insulating layer are formed on both sidewalls of the gate 123. do.
또한, 보호막(126)은 포토 다이오드(PD)의 액티브 영역의 가장자리부와 소자 분리막(13)의 일부분 상에 공통으로 형성되며, 상기 게이트 절연막(121)과 게이트(123)의 적층 구조와 동일하게 형성된다.In addition, the passivation layer 126 is formed on the edge of the active region of the photodiode PD and a part of the device isolation layer 13 in common, and has the same structure as that of the gate insulating layer 121 and the gate 123. Is formed.
또한, n-형 확산 영역(221)과 Po형 확산 영역(231)은 포토 다이오드(PD)를 위한 확산 영역으로서, 상기 포토 다이오드(PD)의 액티브 영역의 가장자리부를 사이에 두고 상기 소자 분리막(13)으로부터 이격하여 상기 에피층(11)에 형성된다.Further, sandwiching n- type diffusion region 221 and the P o type diffusion region 231 is a photodiode as a diffusion region for (PD), the edge of the active region of the photodiode (PD) parts of the device isolation film ( 13 is formed in the epi layer 11 spaced apart from the.
또한, 상기 P+형 확산 영역(233)은 상기 보호막(126) 아래에 위치하며, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 에피층(11)에 형성된다. 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합과 동일한 깊이를 갖는다. 물론, 도면에 도시하지 않았지만, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합보다 깊은 깊이를 갖는 것도 가능하다.In addition, the P + type diffusion region 233 is epitaxially between the protection layer 126 is located below, the n- type diffusion region 221 and the P o type diffusion region 231 and the device isolation film 13 Formed in layer (11). The junction of the P + type diffusion region 233 has the same depth as the junction of the n− type diffusion region 221. Of course, although not shown in the drawings, the junction of the P + type diffusion region 233 may have a depth deeper than that of the n− type diffusion region 221.
또한, 상기 n-형 확산 영역(211)과 n+형 확산 영역(251)은 플로팅 확산 영역(FD)을 위한 확산 영역으로서, 상기 게이트(123)를 사이에 두고 상기 n-/Po형 확산 영역(221),(231)과 이격하며 상기 에피층(11)에 형성된다.In addition, the n-type diffusion region 211 and the n + type diffusion region 251 are diffusion regions for the floating diffusion region FD, and the n- / PO type diffusion region is disposed with the gate 123 interposed therebetween. Spaced apart from the (221), (231) is formed in the epi layer (11).
한편, 상기 포토 다이오드(PD)가 상기 n-/Po형 확산 영역(221),(231)을 갖는 것처럼 도시되어 있지만, 실제로는 n-형 확산 영역만(221)을 갖는 것도 가능하다. P++형, P+형은 고농도의 P형을 나타내고, Po형은 중농도의 P형을 나타내고, n-형은 저농도의 n형을 나타낸다. 제 1 도전형과 제 2 도전형이 각각 P형과 n형이거나, 상기 제 1 도전형과 제 2 도전형이 각각 n형과 P형이어도 좋다. 이하, 설명의 편의상, 본 발명을 Po/n-형 확산 영역을 갖는 구조의 포토 다이오드를 기준으로 설명하기로 한다.On the other hand, although the photodiode PD is shown as having the n- / PO type diffusion regions 221 and 231, it is also possible to have only the n-type diffusion region 221 in practice. P ++ type and P + type represent high concentration P type, P o type represents medium concentration P type, and n- type represents low concentration n type. The first conductive type and the second conductive type may be P type and n type, respectively, or the first conductive type and the second conductive type may be n type and P type, respectively. Hereinafter, for convenience of description, the present invention will be described with reference to a photodiode having a structure having a P o / n-type diffusion region.
이와 같은 구조를 갖는 본 발명의 씨모스 이미지 센서의 경우, 상기 n-형 확산 영역(221)과 Po형 확산 영역(231)은 상기 소자 분리막(13)으로부터 이격하여 배치되므로 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13)의 접촉은 방지될 수 있다. 따라서, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 경계부에서 발생하는 암전류가 저감될 수가 있다.In this case of the CMOS image sensor of the present invention having the above structure, the n- type diffusion region 221 and the P o type diffusion region 231 is so disposed away from the isolation film (13), n- type diffusion region contact 221 and o P-type diffusion region 231 and the device isolation film 13 can be prevented. Therefore, the dark current generated at the boundary between the n-type diffusion region 221 and the Po type diffusion region 231 and the device isolation layer 13 can be reduced.
더욱이, 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이에 배치되므로 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이의 경계부에서 발생하는 전자 정공 쌍의 전자를 재결합시킴으로써 상기 경계부에서 발생하는 암전류를 저감시킬 수가 있다.Furthermore, the P + -type diffusion region 233 is placed between the n- type diffusion region 221 and P o type diffusion region 231, and, the device isolation film 13. The P + type diffusion region 233 possible to reduce the dark current generated at the interface portion by recombining electrons of the electron hole pairs generated in the boundary between the n- type diffusion region 221 and the P o type diffusion region 231 and the device isolation film 13 have.
따라서, 본 발명의 씨모스 이미지 센서는 암전류 특성을 향상시킬 수가 있다.Therefore, the CMOS image sensor of the present invention can improve dark current characteristics.
이하, 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 도 6a 내지 도 6h를 참조하여 설명하기로 한다. 설명의 편의상 본 발명의 씨모스 이미지 센서 제조 방법을 도 5의 단위 화소의 단면 구조를 기준으로하여 설명하기로 한다.Hereinafter, a method of manufacturing the CMOS image sensor according to the present invention will be described with reference to FIGS. 6A to 6H. For convenience of description, the CMOS image sensor manufacturing method of the present invention will be described with reference to the cross-sectional structure of the unit pixel of FIG. 5.
도 6a를 참조하면, 먼저, 반도체 기판(10)을 준비한다. 여기서, 상기 반도체 기판(10)으로는 고농도의 제 1 도전형, 예를 들어 P++형 단결정 실리콘 기판을 사용할 수가 있다. 상기 반도체 기판(10)의 일 표면, 예를 들어 소자를 형성하기 위한 표면 상에는 에피택셜(epitaxial) 공정에 의해 성장된 저농도의 제 1 도전형, 예를 들어 P-형 에피층(11)이 형성되는데, 이는 포토 다이오드에서의 공핍 영역(depletion region)을 크고 깊게 형성시킴으로써 광전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광감도를 개선시키기 위함이다.Referring to FIG. 6A, first, a semiconductor substrate 10 is prepared. Here, as the semiconductor substrate 10, a high concentration first conductivity type, for example, a P ++ type single crystal silicon substrate can be used. On one surface of the semiconductor substrate 10, for example, a surface for forming an element, a first conductive type having a low concentration, for example, a P-type epitaxial layer 11 grown by an epitaxial process, is formed. This is to increase the ability of low voltage photodiodes to collect photocharges and further improve photosensitivity by forming large and deep depletion regions in photodiodes.
이후, 도 4에 도시된 바와 같이, 단위 화소의 액티브 영역, 즉 포토 다이오드(PD)의 액티브 영역 및 플로팅 확산 영역을 비롯하여 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 소자 분리 영역을 위한 에피층(11)의 부분에 샐로우 트렌치 에스티아이(STI) 공정에 의해 소자 분리막(13)을 형성시킨다. 물론, 상기 소자 분리막(13)을 로코스(LOCOS) 공정 등에 의해 형성하는 것도 가능하다.Subsequently, as shown in FIG. 4, the transfer transistor 120, the reset transistor 130, the drive transistor 140, and the select including the active region of the unit pixel, that is, the active region and the floating diffusion region of the photodiode PD. In order to define an active region for the transistor 150, the isolation layer 13 is formed by a shallow trench STI process in a portion of the epi layer 11 for the isolation region of the semiconductor substrate 10. . Of course, the device isolation layer 13 may be formed by a LOCOS process or the like.
그 다음에, 상기 포토 다이오드(PD)의 액티브 영역을 포함한 액티브 영역 전체의 에피층(11) 상에 게이트 절연막을 원하는 두께로 형성시킨다. 이때, 상기 게이트 절연막은 도 4의 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트 절연막으로서, 예를 들어, 열 산화 공정에 의해 성장된 열 산화막으로 형성될 수 있다.Next, a gate insulating film is formed on the epi layer 11 of the entire active region including the active region of the photodiode PD to a desired thickness. In this case, the gate insulating film is a gate insulating film for the transfer transistor 120, the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4, for example, a heat grown by a thermal oxidation process. It may be formed of an oxide film.
그런 다음, 상기 게이트 절연막 상에 도전층, 예를 들어 고농도의 다결정 실리콘층을 원하는 두께로 증착시킨다. 이때, 상기 도전층은 상기 트랜스퍼 트랜지스터(120), 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 게이트(123),(133),(143),(153)를 위한 도전층이다. 물론, 도면에 도시하지 않았지만 상기 도전층을 고농도의 다결정 실리콘층과 그 위의 실리사이드층으로 형성시키는 것도 가능하다.Then, a conductive layer, for example, a high concentration polycrystalline silicon layer, is deposited on the gate insulating film to a desired thickness. In this case, the conductive layer is a conductive material for the gates 123, 133, 143, and 153 of the transfer transistor 120, the reset transistor 130, the drive transistor 140, and the select transistor 150. Layer. Of course, although not shown in the figure, it is also possible to form the conductive layer with a high concentration polycrystalline silicon layer and a silicide layer thereon.
이후, 사진 식각 공정을 이용하여 상기 게이트(123)의 패턴을 위한 부분의 도전층 및 게이트 절연막을 남기고 나머지 불필요한 부분의 도전층 및 게이트 절연막을 제거시킴으로써 상기 트랜스퍼 트랜지스터(120)의 게이트 절연막(121)과 게이트(123)의 패턴을 형성시키고, 상기 포토 다이오드와 플로팅 확산 영역을 위한 액티브 영역의 표면을 노출시킨다.Thereafter, the gate insulating layer 121 of the transfer transistor 120 is removed by leaving the conductive layer and the gate insulating layer of the portion for the pattern of the gate 123 by using a photolithography process and removing the conductive layer and the gate insulating layer of the remaining unnecessary portions. And a pattern of the gate 123 are formed to expose the surface of the photodiode and the active region for the floating diffusion region.
이와 동시에, 상기 소자 분리막(13)과 상기 포토 다이오드를 위한 에피층(11)의 가장자리부 상에 보호막(126)을 공통적으로 형성시킨다. 이때, 상기 보호막(126)은 도 4에 도시된 바와 같이, 상기 포토 다이오드(PD)를 위한 액티브 영역과 상기 소자 분리막(13) 사이의 경계부를 따라가면서 연장하여 형성된다. 여기서, 상기 보호막(126)은 상기 게이트(123)와 동일한 적층 구조를 갖는다. 즉, 상기 보호막(126)은 제 1 층(122)과 그 위의 제 2 층(124)을 갖는다. 상기 제 1 층(122)은 상기 게이트 절연막(121)과 같은 재질로 형성되고, 상기 제 2 층(124)은 상기 게이트(123)와 같은 재질로 형성된다.At the same time, the passivation layer 126 is commonly formed on the edge of the device isolation layer 13 and the epi layer 11 for the photodiode. In this case, as shown in FIG. 4, the passivation layer 126 extends along the boundary between the active region for the photodiode PD and the device isolation layer 13. Here, the passivation layer 126 has the same stacked structure as the gate 123. That is, the passivation layer 126 has a first layer 122 and a second layer 124 thereon. The first layer 122 is formed of the same material as the gate insulating layer 121, and the second layer 124 is formed of the same material as the gate 123.
이와 아울러, 도면에 도시하지 않았지만, 상기 게이트 절연막(121)과 게이트(123)의 패턴을 형성시킴과 아울러 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트(133),(143),(153) 및 게이트 절연막의 패턴을 형성시키고, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역의 표면을 노출시킨다.In addition, although not shown in the drawing, the gate insulating layer 121 and the gate 123 are formed in a pattern, and the gate 133 for the reset transistor 130, the drive transistor 140, and the select transistor 150 is formed. ), 143, 153, and gate insulating layers are formed, and surfaces of active regions for the reset transistor 130, the drive transistor 140, and the select transistor 150 are exposed.
도 6b에 도시된 바와 같이, 그런 다음, 상기 반도체 기판(10) 상에 감광막(210)의 패턴을 형성시킨다. 이때, 상기 감광막(210)의 패턴은 상기 플로팅 확산 영역을 위한 액티브 영역의 에피층(11)을 노출시키고 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)을 마스킹한다. 또한, 상기 감광막(210)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 노출시킨다.As shown in FIG. 6B, a pattern of the photosensitive film 210 is then formed on the semiconductor substrate 10. In this case, the pattern of the photoresist layer 210 exposes the epi layer 11 of the active region for the floating diffusion region and masks the epi layer 11 of the active region for the photodiode. In addition, although the pattern of the photoresist film 210 is not illustrated, the active regions for the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4 are exposed.
이어서, 상기 감광막(210)의 패턴을 이온주입 마스크층으로 이용하여 상기 플로팅 확산 영역을 위한 액티브 영역의 에피층(11)에 저농도 도핑된 드레인(lightly doped drain: LDD)의 형성을 위한 제 2 도전형 불순물, 예를 들어 n형 불순물을 저농도 및 저에너지로 이온주입시킴으로써 상기 플로팅 확산 영역을 위한 n-형 확산 영역(211)을 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역의 에피층에 LDD를 위한 n-형 확산 영역을 형성시킨다.Subsequently, using the pattern of the photoresist film 210 as an ion implantation mask layer, a second conductivity for forming a lightly doped drain LDD in the epi layer 11 of the active region for the floating diffusion region. An n-type diffusion region 211 for the floating diffusion region is formed by ion implantation of a type impurity, for example, an n-type impurity at low concentration and low energy. In addition, although not shown in the drawing, an n-type diffusion region for LDD is formed in an epitaxial layer of an active region for the reset transistor 130, the drive transistor 140, and the select transistor 150.
도 6c를 참조하면, 그 다음에, 도 6b의 감광막(210)의 패턴을 제거시키고, 상기 반도체 기판(10) 상에 감광막(220)의 패턴을 형성시킨다. 이때, 상기 감광막(220)의 패턴은 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)을 노출시키고 상기 n-형 확산 영역(211)을 마스킹한다. 또한, 상기 감광막(220)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 액티브 영역을 마스킹시킨다.Referring to FIG. 6C, the pattern of the photosensitive film 210 of FIG. 6B is then removed, and the pattern of the photosensitive film 220 is formed on the semiconductor substrate 10. In this case, the pattern of the photoresist layer 220 exposes the epi layer 11 of the active region for the photodiode and masks the n-type diffusion region 211. In addition, although the pattern of the photoresist layer 220 is not illustrated, the active regions for the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4 are masked.
이어서, 상기 감광막(220)의 패턴을 이온주입 마스크층으로 이용하여 상기 포토 다이오드를 위한 액티브 영역의 에피층(11)에 예를 들어 n형 불순물을 저농도 및 고에너지로 이온주입시킴으로써 상기 포토 다이오드를 위한 n-형 확산 영역(221)을 형성시킨다.Subsequently, for example, n-type impurities are implanted at low concentration and high energy into the epi layer 11 of the active region for the photodiode by using the pattern of the photosensitive film 220 as an ion implantation mask layer. To form an n-type diffusion region 221.
이때, 상기 보호막(126)은 상기 소자 분리막(13)에 인접한, 포토 다이오드를 위한 에피층(11)의 가장자리부를 상기 n형 불순물의 이온주입으로부터 보호해 준다.In this case, the passivation layer 126 protects the edge portion of the epi layer 11 for the photodiode adjacent to the device isolation layer 13 from ion implantation of the n-type impurity.
따라서, 본 발명은 상기 n-형 확산 영역(221)을 상기 소자 분리막(13)으로부터 이격시키므로 상기 소자 분리막(13)과 상기 가장자리부 사이의 경계부에서 발생하는 암전류를 저감시킬 수가 있다.Therefore, according to the present invention, since the n-type diffusion region 221 is spaced apart from the device isolation layer 13, the dark current generated at the boundary between the device isolation layer 13 and the edge portion can be reduced.
도 6d를 참조하면, 계속하여, 상기 감광막(220)의 패턴을 이온주입 마스크층으로 이용하여 P형 불순물을 중농도 및 저에너지로 이온주입시킴으로써 상기 n-형 확산 영역(221) 상에 Po형 확산 영역(231)을 형성시킨다. 이때, 상기 보호막(126)은 상기 포토 다이오드를 위한 가장자리부를 상기 P형 불순물의 이온주입으로부터 보호해주므로 상기 Po형 확산 영역(231)은 상기 소자 분리막(13)으로부터 이격하여 형성된다.Referring to Figure 6d, Subsequently, the ion implantation by a pattern of the photoresist 220, an ion implantation mask, a P-type impurity layer, using as a road and a low energy jungnong on the n- type diffusion region (221) P-type o Diffusion region 231 is formed. In this case, the protection film 126 because it protects the ion implantation of the P-type impurity for the edge parts of the photodiode o the P type diffusion regions 231 are formed by spaced from the device isolation film 13. [
따라서, 본 발명은 상기 소자 분리막(13)과 상기 Po형 확산 영역(251) 사이의 경계부에서 암전류가 발생하는 것을 억제시킬 수 있다.Accordingly, the present invention can suppress the dark current generated in the boundary between the device isolation film 13 and the P o type diffusion region 251.
한편, 상기 Po형 확산 영역(231)의 형성 공정을 생략함으로써 상기 n-형 확산 영역(221)만을 갖는 포토 다이오드를 형성하는 것도 가능함은 자명한 사실이다.On the other hand, to form the photodiode having only the n- type diffusion region 221 by omitting the process of forming the P o type diffusion region 231 is possible is a self-evident fact.
도 6e를 참조하면, 이후, 상기 감광막(220)을 이온주입 마스크층으로 재사용하여 P형 불순물을 고농도, 고에너지 및 경사 각도(θ)로 이온주입시킴으로써 상기 소자 분리막(13)에 인접하는, 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역(233)을 형성시킨다.Referring to FIG. 6E, the photosensitive film 220 is reused as an ion implantation mask layer to thereby adjoin the device isolation film 13 by ion implanting P-type impurities at high concentration, high energy, and an inclination angle θ. A P + type diffusion region 233 is formed at the edge of the active region for the diode.
이때, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합과 동일한 깊이를 갖는다. 여기서, tan θ = W/(H1+H2), H1: 감광막(220)의 두께, H2: n-형 확산 영역(221)의 접합 깊이, W: 포토 다이오드 영역의 폭이다.In this case, the junction of the P + type diffusion region 233 has the same depth as the junction of the n− type diffusion region 221. Where tan θ = W / (H1 + H2), H1: thickness of the photosensitive film 220, H2: junction depth of the n-type diffusion region 221, and W: width of the photodiode region.
한편, 도면에 도시하지 않았지만, 상기 P+형 확산 영역(233)의 접합은 상기 n-형 확산 영역(221)의 접합보다 깊은 깊이를 갖는 것도 가능하다.Although not shown in the drawings, the junction of the P + type diffusion region 233 may have a depth deeper than that of the n− type diffusion region 221.
따라서, 상기 P+형 확산 영역(233)은 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13) 사이에 배치되므로 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)이 상기 소자 분리막(13)에 접촉하는 것을 방지할 수 있다. 그 결과, 상기 n-형 확산 영역(221) 및 Po형 확산 영역(231)과, 상기 소자 분리막(13)의 경계부에서 발생하는 암전류를 저감시킬 수가 있다.Therefore, the P + type diffused region 233 is the n- type diffusion region 221 is placed between the n- type diffusion region 221 and the P o type diffusion region 231 and the device isolation film 13 o and P-type diffusion region 231 can be prevented from contacting the device isolation film 13. As a result, the dark current generated at the boundary between the n-type diffusion region 221 and the Po type diffusion region 231 and the device isolation film 13 can be reduced.
더욱이, 상기 P+형 확산 영역(233)은 상기 소자 분리막(13)과 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 사이의 경계부에서 발생하는 전자 정공 쌍의 전자를 재결합시킴으로써 상기 경계부에서 발생하는 암전류를 저감시킬 수가 있다.Further, the P + type diffusion region 233 reduces the dark current generated at the boundary portion by recombining electrons of the electron hole pair generated at the boundary portion between the device isolation layer 13 and the edge portion of the active region for the photodiode. I can do it.
도 6f를 참조하면, 그 다음에, 도 2e의 감광막(220)을 제거하고 예를 들어 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착 공정 등을 이용하여 상기 게이트(123)를 비롯한 상기 반도체 기판(10)의 전역 상에 스페이서(240)를 위한 절연막, 예를 들어 산화막 또는 질화막을 증착시킨다.Referring to FIG. 6F, the semiconductor substrate including the gate 123 is then removed by using the photoresist film 220 of FIG. 2E and using, for example, a chemical vapor deposition process, for example, a low pressure chemical vapor deposition process. An insulating film, for example, an oxide film or a nitride film, for the spacer 240 is deposited over the entire region of 10.
이후, 예를 들어 에치백 공정을 이용하여 상기 절연막을 처리시킴으로써 상기 게이트(123)의 양 측벽에 스페이서(240)를 형성시키고, 또한 상기 보호막(126)의 양 측벽에 스페이서(240)를 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 게이트들의 양 측벽에 상기 스페이서를 형성시킨다.Subsequently, the spacer 240 is formed on both sidewalls of the gate 123, and the spacer 240 is formed on both sidewalls of the passivation layer 126, for example, by treating the insulating layer using an etch back process. . In addition, although not shown, the spacers are formed on both sidewalls of the gates for the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4.
도 2g를 참조하면, 그런 다음, 상기 반도체 기판(10) 상에 감광막(250)의 패턴을 형성시킨다. 이때, 상기 감광막(250)의 패턴은 상기 n-형 확산 영역(211)을 노출시키고 상기 Po형 확산 영역(231)과 게이트(123)를 마스킹시킨다. 또한, 상기 감광막(250)의 패턴은 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)를 위한 n-형 확산 영역을 노출시킨다.Referring to FIG. 2G, a pattern of the photosensitive film 250 is formed on the semiconductor substrate 10. At this time, the pattern of the photosensitive film 250 and thereby expose the n- type diffusion region 211, the masking o P-type diffusion region 231 and the gate 123. In addition, although the pattern of the photoresist layer 250 is not illustrated, the n-type diffusion region for the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4 is exposed.
이후, 상기 감광막(250)의 패턴을 이온주입 마스크층으로 이용하여 n형 불순물을 고농도로 이온주입시킴으로써 상기 플로팅 확산 영역을 위한 n+형 확산 영역(251)을 형성시킨다. 이와 아울러, 도면에 도시하지 않았지만, 상기 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 소스/드레인 영역을 위한 n+형 확산 영역을 형성시킨다.Subsequently, the n + type diffusion region 251 for the floating diffusion region is formed by ion implanting the n type impurity at a high concentration using the pattern of the photosensitive film 250 as an ion implantation mask layer. In addition, although not shown, n + type diffusion regions for the source / drain regions of the reset transistor 130, the drive transistor 140, and the select transistor 150 are formed.
도 6h를 참조하면, 그런 다음, 도 6g의 감광막(250)을 제거하고, 열처리 공정, 예를 들어 급속 열처리 공정 등을 이용하여 상기 n-형 확산 영역(221), Po형 확산 영역(231), P+형 확산 영역(233), n-형 확산 영역(211)과 n+형 확산 영역(251) 내의 이온주입된 불순물을 확산시킴으로써 상기 n-형 확산 영역(221), Po형 확산 영역(231), P+형 확산 영역(233), n-형 확산 영역(211) 및 n+형 확산 영역(251)의 접합을 실질적으로 형성한다. 이와 아울러, 도면에 도시하지 않았지만, 도 4의 리셋 트랜지스터(130), 드라이브 트랜지스터(140) 및 셀렉트 트랜지스터(150)의 n-형 확산 영역 및 n+형 확산 영역의 접합을 실질적으로 형성한다. 따라서, 본 발명의 씨모스 이미지 센서의 단위 화소를 형성하기 위한 제조 공정을 완료한다.Referring to FIG. 6H, the photoresist film 250 of FIG. 6G is then removed, and the n-type diffusion region 221 and the Po type diffusion region 231 using a heat treatment process, for example, a rapid heat treatment process. ), P + type diffusion region (233), n- type diffusion region 211 and the n + type diffusion region ion the n- type diffusion by diffusing the implanted impurity region (221), P o type diffusion region in the 251 ( 231, the P + type diffusion region 233, the n− type diffusion region 211, and the n + type diffusion region 251 are formed substantially. In addition, although not shown in the drawings, a junction of the n-type diffusion region and the n + type diffusion region of the reset transistor 130, the drive transistor 140, and the select transistor 150 of FIG. 4 is substantially formed. Therefore, the manufacturing process for forming the unit pixel of the CMOS image sensor of the present invention is completed.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 씨모스 이미지 센서 및 그 제조 방법은 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성시키고, 단위 화소를 위한 액티브 영역 상에 트랜지스터들의 게이트를 형성시킴과 아울러 상기 소자 분리막과, 상기 포토 다이오드를 위한 액티브 영역의 가장자리부 상에 보호막을 공통적으로 형성시킨다. 상기 보호막은 상기 게이트와 동일한 적층 구조를 가지며, 상기 보호막 아래의 액티브 영역을 불순물의 이온주입으로부터 보호한다. 이후, 상기 포토 다이오드를 위한 액티브 영역에 n-형 확산 영역을 형성시키고, 상기 포토 다이오드의 n-형 확산 영역 상에 Po형 확산 영역을 형성시키고, P형 불순물을 임의의 경사 각도로 이온주입시키는 이온주입공정을 이용하여 상기 포토 다이오드를 위한 액티브 영역의 가장자리부에 P+형 확산 영역을 형성시킨다.As described in detail above, the CMOS image sensor and a method of manufacturing the same according to the present invention form an isolation layer in the isolation region of the semiconductor substrate in order to define an active region of the semiconductor substrate, and on the active region for the unit pixel. In addition to forming a gate of the transistors, a passivation layer is commonly formed on the device isolation layer and the edge of the active region for the photodiode. The protective film has the same stacked structure as the gate and protects the active region under the protective film from ion implantation of impurities. Next, the picture in the active region for the diode to form an n- type diffusion region, in the n- type diffusion region of the photo diode to form a P-type diffusion region o, ion implantation of P type impurity in an arbitrary angle of inclination of the A P + type diffusion region is formed at the edge of the active region for the photodiode by using an ion implantation process.
따라서, 상기 P+형 확산 영역은 상기 포토 다이오드를 위한 Po형 확산 영역 및 n-형 확산 영역과, 상기 소자 분리막의 사이에 배치되므로 상기 소자 분리막과 상기 포토 다이오드를 위한 확산 영역의 경계부에서 발생하는 암전류를 저감시킬 수가 있다. 그 결과, 씨모스 이미지 센서의 암전류 특성을 향상시킬 수가 있다.Therefore, the P + type diffusion region is P o type diffusion region and the n- type diffusion region for the photodiode, and placed between the device isolation film generated in the boundary between the diffusion regions for the device isolation film and the photodiode The dark current can be reduced. As a result, the dark current characteristics of the CMOS image sensor can be improved.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1은 일반적인 씨모스 이미지 센서(CMOS image sensor)의 단위 화소를 나타낸 회로도.1 is a circuit diagram illustrating a unit pixel of a general CMOS image sensor.
도 2는 종래 기술에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도. 2 is a layout diagram illustrating unit pixels of a CMOS image sensor according to the related art.
도 3은 도 2의 A-A 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도.3 is a cross-sectional structure diagram illustrating a photodiode portion of a unit pixel cut along the line A-A of FIG. 2.
도 4는 본 발명에 의한 씨모스 이미지 센서의 단위 화소를 나타낸 레이아웃도.4 is a layout diagram showing unit pixels of a CMOS image sensor according to the present invention;
도 5는 도 4의 B-B 선을 따라 절단한 단위 화소의 포토 다이오드 부분을 나타낸 단면 구조도.FIG. 5 is a cross-sectional structure diagram illustrating a photodiode portion of a unit pixel cut along a line B-B of FIG. 4. FIG.
도 6a 내지 도 6h는 본 발명에 의한 씨모스 이미지 센서의 제조 방법을 나타낸 공정도.6A to 6H are process drawings showing a method for manufacturing the CMOS image sensor according to the present invention.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |