KR20050036223A - Metal-insulator-metal capacitor and method for manufacturing the same - Google Patents
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Abstract
유전막 패턴의 면적이 증가된 금속-절연체-금속 커패시터 및 그 제조 방법이 개시되어 있다. 하부 금속 배선의 상부면이 노출되도록 층간 절연막에 형성된 개구부의 내측벽 및 상기 하부 금속 배선의 상부면에 걸쳐 소정의 두께로 제1 도전막 패턴을 형성한다. 상기 커패시터 하부 전극 상에 소정의 두께로 유전막 패턴을 형성한다. 다시 상기 유전막 패턴 상에 소정의 두께로 제2 도전막 패턴을 형성한다. 상기 커패시터는 하부 금속 배선의 상부면 뿐만 아니라 상기 개구부의 내측벽까지 이용이 가능하므로 상기 커패시터의 전기 용량도 증가한다. Disclosed are a metal-insulator-metal capacitor having an increased area of a dielectric film pattern and a method of manufacturing the same. A first conductive film pattern is formed to a predetermined thickness over the inner wall of the opening formed in the interlayer insulating film so as to expose the upper surface of the lower metal wiring and the upper surface of the lower metal wiring. A dielectric layer pattern is formed on the capacitor lower electrode at a predetermined thickness. The second conductive layer pattern is formed on the dielectric layer pattern at a predetermined thickness. Since the capacitor can be used not only on the upper surface of the lower metal wiring but also on the inner wall of the opening, the capacitance of the capacitor also increases.
Description
본 발명은 금속-절연체-금속(metal-insulator-metal : 이하 MIM) 커패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 커패시턴스가 증가되는 MIM 커패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal-insulator-metal (hereinafter referred to as MIM) capacitors and a method of manufacturing the same, and more particularly, to a MIM capacitor having increased capacitance and a method of manufacturing the same.
일반적으로, DRAM과 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있다. 하나의 메모리 소자는 대개 1개의 트랜지스터와 1개의 커패시터로 구성되어 있는 데, 예를 들면, 16M DRAM은 단위 칩당 트랜지스터와 커패시터가 각기 1600만개씩 내장된 고집적 메모리 소자이다. 통상적으로 DRAM 소자 등에 포함되는 커패시터는 스토리지 노드(storage node), 셀 플레이트(cell plate) 및 층간 층간 절연막 등으로 구성된다. 이러한 커패시터를 포함하는 메모리 소자의 용량을 향상시키기 위해서는 커패시터의 커패시턴스(capacitance)를 증가시키는 것이 매우 중요하다. In general, memory semiconductor devices such as DRAMs are devices that store information such as data or program instructions, and can read stored information or store other information. One memory device is usually composed of one transistor and one capacitor. For example, a 16M DRAM is a highly integrated memory device with 16 million transistors and capacitors per unit chip. Typically, a capacitor included in a DRAM device or the like is composed of a storage node, a cell plate, an interlayer insulating film, and the like. In order to improve the capacity of a memory device including such a capacitor, it is very important to increase the capacitance of the capacitor.
반도체 소자가 집적도가 높아짐에 따라 종래의 금속-절연체-반도체 (metal-insulator-semiconductor : 이하 MIS) 커패시터는 유전막과 실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 되었다. 이에 따라, 상기 MIS 커패시터를 대체할 수 있는 상부 및 하부 전극 모두가 귀금속이나 내열 금속으로 이루어진 MIM 커패시터를 사용하게 되었다.As the degree of integration of semiconductor devices increases, conventional metal-insulator-semiconductor (MIS) capacitors have a low dielectric film formed between the dielectric film and the silicon film, thereby failing to obtain a desired capacitance. Accordingly, the upper and lower electrodes, which can replace the MIS capacitor, use a MIM capacitor made of a precious metal or a heat resistant metal.
최근까지는, 반도체 소자의 연결 라인의 재료로서 알루미늄(Al) 또는 알루미늄 합금을 사용하였다. 그러나, 현재는 정도로 알루미늄에 비하여 훨씬 낮은 비저항을 가지는 구리를 이용하여 금속 배선 및 MIM 커패시터를 포함하는 반도체 장치를 제조하는 방법에 대하여 많은 연구가 진행되고 있다. 현재, 구리를 금속 배선이나 커패시터의 하부 전극 또는 콘택으로 사용하는 반도체 장치는 주로 다마신(damascene) 공정을 적용하여 제조되고 있다.Until recently, aluminum (Al) or aluminum alloy was used as a material of the connection line of a semiconductor element. However, at present, much research has been conducted on a method of manufacturing a semiconductor device including a metal wiring and a MIM capacitor using copper having a much lower specific resistance than aluminum. Currently, semiconductor devices using copper as the bottom electrode or contact of metal wiring or capacitors are mainly manufactured by applying a damascene process.
상기 다마신 공정을 이용하여 MIM 커패시터를 제조하는 방법은 국내 공개 특허 제2002-94598호, 국내 공개 특허 제2002-055888호, 일본 공개특허 공보 제2002-151649, Eric Adler 등에게 허여된 미국특허 제6,259,128호, 그리고 Douglas R. Robert 등에게 허여된 미국특허 제6,461,914호 등에 개시되어 있다.Method for manufacturing a MIM capacitor using the damascene process is disclosed in US Patent No. 2002-94598, Domestic Patent No. 2002-055888, Japanese Patent Publication No. 2002-151649, Eric Adler, and others. 6,259,128, and US Pat. No. 6,461,914 to Douglas R. Robert et al.
도 1은 종래의 기술에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device including a metal-insulator-metal capacitor according to the prior art.
도 1을 참조하면, MIM 커패시터(42)는 커패시터 하부 전극(10), 유전막(30) 및 도전막(40)으로 구성된다. Referring to FIG. 1, the MIM capacitor 42 includes a capacitor lower electrode 10, a dielectric film 30, and a conductive film 40.
반도체 기판(미도시) 상에는 커패시터 하부 전극(10) 및 커패시터 하부 전극(10)과 동일한 두께로 형성되는 하부 배선(15)이 형성된다. 상기 커패시터 하부 전극(10) 상에는 층간 절연막(20)이 형성된다. 층간 절연막(20)에는 커패시터 하부 전극(10)의 상부면을 일부 노출시키는 개구부(22)가 형성된다. On the semiconductor substrate (not shown), a lower wiring 15 formed with the same thickness as the capacitor lower electrode 10 and the capacitor lower electrode 10 is formed. An interlayer insulating layer 20 is formed on the capacitor lower electrode 10. An opening 22 is formed in the interlayer insulating layer 20 to partially expose the upper surface of the capacitor lower electrode 10.
상기 개구부(22)의 내측벽과 노출된 커패시터 하부 전극(10)의 상부면에 소정의 두께를 가지도록 유전막 패턴(30)이 형성된다. 다시 유전막 패턴(30) 상에는 소정의 두께를 가지도록 도전막 패턴(40)이 형성된다. 도전막 패턴(40)은 커패시터 상부 전극이다. The dielectric layer pattern 30 is formed on the inner wall of the opening 22 and the upper surface of the exposed capacitor lower electrode 10 to have a predetermined thickness. The conductive layer pattern 40 is formed on the dielectric layer pattern 30 to have a predetermined thickness. The conductive film pattern 40 is a capacitor upper electrode.
상기 도전막(40) 상에는 금속막 패턴(50)이 형성된다. 상기 금속막 패턴(50)은 텅스텐 재질의 플러그로 형성되는 것이 바람직하다. The metal film pattern 50 is formed on the conductive film 40. The metal layer pattern 50 is preferably formed of a tungsten plug.
상기 금속막 패턴(50)과 층간 절연막(20) 상에는 제1 상부 금속배선(60)이 형성된다. 물론, 상기 층간 절연막(20)에는 콘택홀(24)이 형성되고, 상기 콘택홀(24)에는 소정의 두께로 형성되는 도전막(40)과 상기 콘택홀(24)을 매립하여 상기 하부 배선(15)과 제2 상부 금속배선(65)을 연결하는 콘택(55)이 형성되어 있다. The first upper metal wire 60 is formed on the metal film pattern 50 and the interlayer insulating film 20. Of course, a contact hole 24 is formed in the interlayer insulating film 20, and a conductive film 40 and a contact hole 24 formed in a predetermined thickness are filled in the contact hole 24 to fill the lower wiring ( 15 and a contact 55 connecting the second upper metal wiring 65 is formed.
그러나 종래의 MIM 커패시터는 커패시터 하부 전극(10)의 상부면만을 이용하므로 상기 유전막 패턴(50)의 면적이 작아 상기 MIM 커패시터의 커패시턴스(capacitance)가 충분하지 못하다. 따라서 상기 MIM 커패시터를 포함하는 메모리 소자의 용량이 충분하지 못한 문제점이 있다. However, since the conventional MIM capacitor uses only the upper surface of the capacitor lower electrode 10, the area of the dielectric layer pattern 50 is small, so that the capacitance of the MIM capacitor is not sufficient. Therefore, there is a problem that the capacity of the memory device including the MIM capacitor is not sufficient.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 유전막 패턴의 면적을 증가시켜 커패시턴스를 향상시킬 수 있는 MIM 커패시터를 제공하는데 있다.A first object of the present invention for solving the above problems is to provide a MIM capacitor that can increase the capacitance by increasing the area of the dielectric film pattern.
본 발명의 제2목적은 유전막 패턴의 면적을 증가시켜 커패시턴스를 향상시킬 수 있는 MIM 커패시터의 제조 방법을 제공하는데 있다. It is a second object of the present invention to provide a method of manufacturing a MIM capacitor capable of increasing capacitance by increasing an area of a dielectric film pattern.
또한 본 발명의 제3목적은 커패시턴스가 향상된 MIM 커패시터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다. In addition, a third object of the present invention is to provide a method of manufacturing a semiconductor device including a MIM capacitor with improved capacitance.
상기 본 발명의 제1목적을 달성하기 위하여 본 발명은 기판 상에 형성되는 하부 금속 배선과, 상기 하부 금속 배선 상에 상기 하부 금속 배선의 상부면을 일부 노출하는 개구부를 가지도록 형성되는 층간 절연막과, 상기 개구부의 내측벽 및 상기 하부 금속 배선의 상부면에 걸쳐 소정의 두께로 형성되는 제1 도전막 패턴과, 상기 커패시터 하부 전극 상에 소정의 두께로 형성되는 유전막 패턴 및 상기 유전막 패턴 상에 소정의 두께로 형성되는 제2 도전막 패턴을 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터를 제공한다.In order to achieve the first object of the present invention, the present invention provides an interlayer insulating film formed to have a lower metal wiring formed on a substrate, and an opening that partially exposes an upper surface of the lower metal wiring on the lower metal wiring. A first conductive layer pattern formed on the inner wall of the opening and an upper surface of the lower metal wiring by a predetermined thickness, a dielectric layer pattern formed on the capacitor lower electrode at a predetermined thickness and a predetermined thickness on the dielectric layer pattern It provides a metal-insulator-metal capacitor comprising a second conductive film pattern formed to a thickness of.
상기 금속-절연체-금속 커패시터에서 상기 제1 도전막 패턴은 커패시터 하부 전극이고, 제2 도전막 패턴은 커패시터 상부 전극이다.In the metal-insulator-metal capacitor, the first conductive layer pattern is a capacitor lower electrode, and the second conductive layer pattern is a capacitor upper electrode.
상기 제1 도전막 패턴 및 제2 도전막 패턴은 각각 금속막 또는 금속 질화막을 포함하고, 상기 유전막 패턴은 산화막, 질화막 또는 산화막 및 질화막의 복합막을 포함하며, 상기 층간 절연막은 각각 실리콘 산화물 또는 실리콘 질화물을 포함한다. The first conductive layer pattern and the second conductive layer pattern each include a metal layer or a metal nitride layer, and the dielectric layer pattern may include an oxide layer, a nitride layer, or a composite layer of an oxide layer and a nitride layer, and the interlayer insulating layer may be silicon oxide or silicon nitride, respectively. It includes.
상기 본 발명의 제2목적을 달성하기 위하여 본 발명은 기판 상에 하부 금속 배선을 형성하는 단계와, 하부 금속 배선 상에 층간 절연막을 형성하는 단계와, 상기 하부 금속 배선의 상부면 일부가 노출되도록 상기 층간 절연막에 개구부를 형성하는 단계와, 상기 개구부가 형성된 층간 절연막 상에 소정의 두께를 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 소정의 두께를 갖는 유전막을 형성하는 단계와, 상기 유전막 상에 소정의 두께를 갖는 제2 도전막을 형성하는 단계와, 상기 층간 절연막이 노출되도록 상기 제1 도전막, 유전막 및 제2 도전막을 제거하여 제1 도전막 패턴, 유전막 패턴 및 제2 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속-절연체-금속 커패시터 제조 방법을 제공한다.In order to achieve the second object of the present invention, the present invention provides a method of forming a lower metal interconnection on a substrate, forming an interlayer insulating layer on the lower metal interconnection, and exposing a portion of the upper surface of the lower metal interconnection. Forming an opening in the interlayer insulating film, forming a first conductive film having a predetermined thickness on the interlayer insulating film on which the opening is formed, and forming a dielectric film having a predetermined thickness on the first conductive film. And forming a second conductive film having a predetermined thickness on the dielectric film, and removing the first conductive film, the dielectric film, and the second conductive film so that the interlayer insulating film is exposed. It provides a metal-insulator-metal capacitor manufacturing method comprising the step of forming a second conductive film pattern.
상기 본 발명의 제3목적을 달성하기 위하여 본 발명은 기판 상에 서로 이격된 제1 하부 금속배선 및 제2 하부 금속배선을 형성하는 단계와, 상기 제1 하부 금속 배선 및 제2 하부 금속 배선 상에 층간 절연막을 형성하는 단계와, 상기 제1 하부 금속 배선의 상부면 일부가 노출되도록 상기 층간 절연막에 개구부를 형성하는 단계와, 상기 개구부가 형성된 층간 절연막 상에 소정의 두께를 갖는 제1 도전막을 형성하는 단계와, 상기 제1 도전막 상에 소정의 두께를 갖는 유전막을 형성하는 단계와, 상기 유전막, 제1 도전막 및 층간 절연막을 관통하여 제2 하부 금속 배선의 상부면 일부가 노출되도록 콘택홀을 형성하는 단계와, 상기 콘택홀 및 상기 유전막 상에 소정의 두께를 갖는 제2 도전막을 형성하는 단계와, 상기 제2 도전막 상에 금속을 침적하여 상기 개구부와 상기 콘택홀을 매립하는 금속막을 형성하는 단계와, 상기 층간 절연막의 상부면이 노출되도록 상기 금속막, 제2 도전막, 유전막 및 제1 도전막을 제거하여 제1, 제2 금속막 패턴, 제1, 제2 도전막 패턴 및 유전막 패턴을 형성하는 단계 및 상기 제1 금속막 패턴 및 제2 금속막 패턴 상에 각각 제1 상부 금속 배선 및 제2 상부 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the third object of the present invention, the present invention comprises the steps of forming a first lower metal wiring and a second lower metal wiring spaced apart from each other on a substrate, and on the first lower metal wiring and the second lower metal wiring Forming an interlayer insulating film in the interlayer insulating film, forming an opening in the interlayer insulating film to expose a portion of the upper surface of the first lower metal wiring, and forming a first conductive film having a predetermined thickness on the interlayer insulating film having the opening Forming a dielectric film having a predetermined thickness on the first conductive film, penetrating the dielectric film, the first conductive film, and the interlayer insulating film to expose a portion of the upper surface of the second lower metal wiring; Forming a hole, forming a second conductive film having a predetermined thickness on the contact hole and the dielectric film, and depositing a metal on the second conductive film Forming a metal film filling a portion and the contact hole, and removing the metal film, the second conductive film, the dielectric film, and the first conductive film so that the upper surface of the interlayer insulating film is exposed; Forming first and second conductive film patterns and a dielectric film pattern, and forming first and second upper metal wires on the first and second metal film patterns, respectively. A method of manufacturing a semiconductor device is provided.
이와 같이 구성된 본 발명에 따르면, 상기 금속-절연체-금속 커패시터는 커패시터로 작용하는 부분이 제1 도전막 패턴과 제2 도전막 패턴 사이의 측면 부위까지 연장된다. 따라서 금속-절연체-금속 커패시터의 전기 용량이 증가하고, 상기 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 용량도 증가한다. 나아가 동일한 전기 용량을 가지는 금속-절연체-금속 커패시터의 면적을 줄일 수 있다.According to the present invention configured as described above, the metal-insulator-metal capacitor extends to the side portion between the first conductive film pattern and the second conductive film pattern. Thus, the capacitance of the metal-insulator-metal capacitor is increased, and the capacity of the semiconductor device including the metal-insulator-metal capacitor is also increased. Furthermore, the area of the metal-insulator-metal capacitor having the same capacitance can be reduced.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 금속-절연체-금속(MIM) 커패시터, MIM 커패시터의 제조 방법 및 MIM 커패시터를 포함하는 반도체 장치의 제조 방법에 대해 상세히 설명한다. Hereinafter, a metal-insulator-metal (MIM) capacitor, a method of manufacturing a MIM capacitor, and a method of manufacturing a semiconductor device including a MIM capacitor will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 바람직한 일실시예에 따른 MIM 커패시터를 포함하는 반도체 장치의 단면도이다.2 is a cross-sectional view of a semiconductor device including a MIM capacitor according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명에 따른 반도체 장치는 제1 하부 금속배선(110)을 포함하는 층간 절연막(120)을 개재하여 반도체 기판(미도시) 상에 형성된 MIM 캐패시터(152)를 포함한다. MIM 캐패시터(152)는 제1 하부 금속배선(110)의 상부면 일부가 노출되도록 층간 절연막(120)에 형성된 개구부(125)의 내측벽 및 노출된 제1 하부 금속배선(110)의 상부면에 걸쳐 소정의 두께로 형성되는 제1 도전막 패턴(130), 제1 도전막 패턴(130) 상에 소정의 두께로 형성되는 유전막 패턴(140) 및 유전막 패턴(140) 상에 소정의 두께로 형성되는 제2 도전막 패턴(150)을 포함한다. 제1 도전막 패턴(130)은 커패시터 하부 전극의 역할을 하고, 제2 도전막 패턴(150)은 커패시터 상부 전극의 역할을 한다. Referring to FIG. 2, the semiconductor device according to the present invention includes a MIM capacitor 152 formed on a semiconductor substrate (not shown) via an interlayer insulating layer 120 including the first lower metal wiring 110. The MIM capacitor 152 may be formed on the inner wall of the opening 125 formed in the interlayer insulating layer 120 and the upper surface of the exposed first lower metal wiring 110 so that a portion of the upper surface of the first lower metal wiring 110 is exposed. The first conductive film pattern 130 is formed to a predetermined thickness over, the dielectric film pattern 140 and the dielectric film pattern 140 formed to a predetermined thickness on the first conductive film pattern 130 to a predetermined thickness The second conductive film pattern 150 is formed. The first conductive layer pattern 130 serves as a capacitor lower electrode, and the second conductive layer pattern 150 serves as a capacitor upper electrode.
제1 하부 금속배선(110) 및 제2 하부 금속배선(115) 상에는 층간 절연막(120)이 형성된다. 제1 하부 금속배선(110)과 제2 하부 금속배선(115)은 서로 이격되어 있다. 이때 제1 하부 금속배선(110) 및 제2 하부 금속배선(115)은 동일한 두께를 가지며, 층간 절연막(120)은 제1 하부 금속배선(110) 및 제2 하부 금속배선(115)보다 큰 두께를 가진다. 제1 하부 금속배선(110) 및 제2 하부 금속배선(115)은 각각 금속 또는 금속 질화물로 구성된다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물 등이 사용된다. An interlayer insulating layer 120 is formed on the first lower metal wiring 110 and the second lower metal wiring 115. The first lower metal wiring 110 and the second lower metal wiring 115 are spaced apart from each other. In this case, the first lower metal wiring 110 and the second lower metal wiring 115 have the same thickness, and the interlayer insulating layer 120 has a thickness greater than that of the first lower metal wiring 110 and the second lower metal wiring 115. Has The first lower metal wiring 110 and the second lower metal wiring 115 are made of metal or metal nitride, respectively. Copper, tungsten, aluminum, ruthenium, platinum, titanium and tantalum may be used as the metal, and tungsten nitride, tantalum nitride or titanium nitride may be used as the metal nitride.
제1 하부 금속배선(110)과 제2 하부 금속배선(115)은 상기 반도체 기판 상에 형성되며, 실리콘 산화물 또는 실리콘 질화물로 이루어진 다른 층간 절연막(미도시) 상에 형성된다. 이 경우, 상기 반도체 기판 상에는 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함하는 트랜지스터 구조물(미도시)이 형성되며, 상기 다른 층간 절연막은 상기 트랜지스터 구조물을 덮으면서 상기 반도체 기판 상에 형성된다. 상기 다른 층간 절연막의 상면은 에치백(etch back) 또는 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 통하여 평탄하게 형성된다.The first lower metal wiring 110 and the second lower metal wiring 115 are formed on the semiconductor substrate, and are formed on another interlayer insulating layer (not shown) made of silicon oxide or silicon nitride. In this case, a transistor structure (not shown) including a metal oxide semiconductor (MOS) transistor is formed on the semiconductor substrate, and the other interlayer insulating layer is formed on the semiconductor substrate while covering the transistor structure. The top surface of the other interlayer insulating film is formed flat through a planarization process such as an etch back or chemical mechanical polishing (CMP) process.
층간 절연막(120)에는 제1 하부 금속배선(110)의 상부면 일부가 노출되도록 개구부(125)가 형성된다. 층간 절연막(120)은 실리콘 질화물 또는 실리콘 산화물로 구성된다. 층간 절연막(120)은 전술한 상기 다른 층간 절연막과 동일한 물질을 사용하여 형성할 수 있지만, 각각 상이한 물질로 이루어질 수도 있다.An opening 125 is formed in the interlayer insulating layer 120 so that a portion of the upper surface of the first lower metal wiring 110 is exposed. The interlayer insulating film 120 is made of silicon nitride or silicon oxide. The interlayer insulating layer 120 may be formed using the same material as the above-described other interlayer insulating layer, but may be formed of different materials.
제1 하부 금속배선(110)의 상부면 및 개구부(125)의 내측벽에는 소정의 두께를 가지는 제1 도전막 패턴(130)이 형성된다. 따라서 제1 도전막 패턴(130)은 보울(bowl)과 유사한 형상을 갖는다. 제1 도전막 패턴(130)은 커패시터 하부 전극을 형성하며, 금속막 또는 금속 질화막으로 구성된다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다. The first conductive layer pattern 130 having a predetermined thickness is formed on the upper surface of the first lower metal wiring 110 and the inner wall of the opening 125. Therefore, the first conductive layer pattern 130 has a shape similar to a bowl. The first conductive layer pattern 130 forms a capacitor lower electrode and is formed of a metal layer or a metal nitride layer. Copper, tungsten, aluminum, ruthenium, platinum, titanium and tantalum may be used as the metal, and tungsten nitride, tantalum nitride or titanium nitride may be used as the metal nitride.
제1 도전막 패턴(130) 상에는 소정의 두께를 가지며, 산화막 또는 질화막으로 이루어진 유전막 패턴(140)이 형성된다. 이 때, 유전막 패턴(140)은 산화막 및 질화막의 복합막 구조를 가질 수도 있다. A dielectric film pattern 140 having a predetermined thickness and formed of an oxide film or a nitride film is formed on the first conductive film pattern 130. In this case, the dielectric film pattern 140 may have a composite film structure of an oxide film and a nitride film.
유전막 패턴(140) 상에는 다시 소정의 두께를 가지는 제2 도전막 패턴(150)이 형성된다. 제2 도전막 패턴(150)은 커패시터 상부 전극을 형성하며, 제1 도전막 패턴(130)과 마찬가지로 금속막 또는 금속 질화막으로 구성된다.The second conductive layer pattern 150 having a predetermined thickness is formed on the dielectric layer pattern 140 again. The second conductive layer pattern 150 forms a capacitor upper electrode, and is formed of a metal layer or a metal nitride layer similarly to the first conductive layer pattern 130.
제2 도전막 패턴(150) 상에는 제1 금속막 패턴(160)이 형성된다. 제1 금속막 패턴(160)은 보울(bowl) 형태의 제2 도전막 패턴(150)의 내부를 채우는 방식으로 형성된다. 제1 금속막 패턴(160)은 다양한 금속으로 형성될 수 있지만, 주로 텅스텐으로 형성되는 것이 바람직하다.The first metal film pattern 160 is formed on the second conductive film pattern 150. The first metal layer pattern 160 is formed by filling the inside of the second conductive layer pattern 150 having a bowl shape. The first metal film pattern 160 may be formed of various metals, but is preferably mainly made of tungsten.
제1 금속막 패턴(160) 상에는 제1 상부 금속배선(170)이 형성된다. The first upper metal wire 170 is formed on the first metal film pattern 160.
층간 절연막(120)의 일측에는 제2 금속막 패턴(165) 및 제2 상부 금속배선(175)을 위한 콘택홀(139)이 제공된다. 콘택홀(139)은 층간 절연막(120)을 관통하여 제2 하부 금속배선(115)의 상부면 일부를 노출시키도록 형성된다. 콘택홀(139)의 내측벽 및 제2 하부 금속배선(115)의 상부면에 걸쳐 제3 도전막 패턴(155)이 형성된다. 제3 도전막 패턴(155)은 배리어 메탈로 사용된다. 상기 제3 도전막 패턴(155) 상에 콘택(55)이 형성되어 콘택홀(139)을 채운다. 제2 하부 금속배선(115)은 콘택(170)을 통하여 제2 상부 금속배선(175)과 전기적으로 연결된다. One side of the interlayer insulating layer 120 is provided with a contact hole 139 for the second metal film pattern 165 and the second upper metal wire 175. The contact hole 139 is formed to expose a portion of the upper surface of the second lower metal interconnection 115 through the interlayer insulating layer 120. The third conductive layer pattern 155 is formed on the inner wall of the contact hole 139 and the upper surface of the second lower metal wiring 115. The third conductive film pattern 155 is used as a barrier metal. A contact 55 is formed on the third conductive layer pattern 155 to fill the contact hole 139. The second lower metal wiring 115 is electrically connected to the second upper metal wiring 175 through the contact 170.
이하, 본 발명에 따른 MIM 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명한다. Hereinafter, a method of manufacturing a semiconductor device including a MIM capacitor according to the present invention will be described.
도 3a 내지 도 3k는 도 2에 도시한 MIM 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.3A to 3K illustrate cross-sectional views for describing a method of manufacturing a semiconductor device including the MIM capacitor shown in FIG. 2.
도 3a를 참조하면, 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물을 이용하여 기판(미도시) 상에 하부 금속배선(105)을 형성한다. 상기 금속으로는 구리, 텅스텐, 알루미늄, 루테늄, 백금, 티타늄 및 탄탈늄 등이 사용되고, 상기 금속 질화물로는 텅스텐 질화물, 탄탄륨 질화물 또는 티타늄 질화물 등이 사용된다.Referring to FIG. 3A, a lower metal wiring 105 is formed on a substrate (not shown) using metal or metal nitride through a chemical vapor deposition process, an atomic layer deposition process, a sputtering process, or an electroplating process. Copper, tungsten, aluminum, ruthenium, platinum, titanium and tantalum may be used as the metal, and tungsten nitride, tantalum nitride or titanium nitride may be used as the metal nitride.
MOM 트랜지스터와 같은 트랜지스터 구조물(미도시)이 형성된 기판(미도시) 상에 상기 트랜지스터 구조물을 덮는 층간 절연막(미도시)이 형성되고, 상기 층간 절연막 상에 상기 하부 금속배선(105)이 형성되는 것이 바람직하다.An interlayer insulating film (not shown) covering the transistor structure is formed on a substrate (not shown) on which a transistor structure (not shown), such as a MOM transistor, is formed, and the lower metal wiring 105 is formed on the interlayer insulating film. desirable.
계속하여, 하부 금속배선(105) 상에 스핀 코팅 공정을 통하여 제1 포토레지스트막(미도시)을 도포한 다음, 도포된 제1 포토레지스트막을 노광 및 현상하여 상기 제1금속막 상에 제1포토레지스트 패턴(107)을 형성한다. 이 경우, 제1포토레지스트 패턴(107)은 후속하여 제1 하부 금속배선 및 제2 하부 금속배선이 형성될 위치를 고려하여 하부 금속배선(105)의 부분들을 선택적으로 노출시킨다.Subsequently, a first photoresist film (not shown) is coated on the lower metal wiring 105 through a spin coating process, and then the first photoresist film is exposed and developed to expose the first metal film on the first metal film. The photoresist pattern 107 is formed. In this case, the first photoresist pattern 107 selectively exposes portions of the lower metal interconnection 105 in consideration of the positions where the first lower metal interconnection and the second lower metal interconnection are subsequently formed.
이어서, 제1 포토레지스트 패턴(107)을 마스크로 이용하여 노출된 하부 금속배선(105)를 식각함으로써, 제1 하부 금속배선(110) 및 제2 하부 금속배선(115)을 형성한다. 다음에, 제1 포토레지스트 패턴(107)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 제1 하부 금속배선(110) 및 제2 하부 금속배선(115)으로부터 제거한다. Subsequently, the exposed lower metal wiring 105 is etched using the first photoresist pattern 107 as a mask to form the first lower metal wiring 110 and the second lower metal wiring 115. Next, the first photoresist pattern 107 is removed from the first lower metal interconnection 110 and the second lower metal interconnection 115 using an ashing and stripping process.
도 3b를 참조하면, 제1 하부 금속배선(110) 및 제2 하부 금속배선(115) 상에 산화물 또는 질화물을 화학 기상 증착 공정 또는 물리 기상 증착 공정으로 증착하여 층간 절연막(120)을 형성한다. 예를 들면, 층간 절연막(120)은 중온 산화물(MTO), TEOS(tetraethyl orthosilicate), BPSG(boro-phosphor silicate glass) 또는 USG(undoped silicate glass)으로 형성할 수 있다. Referring to FIG. 3B, an oxide or nitride is deposited on the first lower metal interconnection 110 and the second lower metal interconnection 115 by a chemical vapor deposition process or a physical vapor deposition process to form an interlayer insulating layer 120. For example, the interlayer insulating layer 120 may be formed of medium temperature oxide (MTO), tetraethyl orthosilicate (TEOS), boro-phosphor silicate glass (BPSG), or undoped silicate glass (USG).
도 3c, 도 3d를 참조하면, 층간 절연막(120) 상에 스핀 코팅 공정을 통하여 제2 포토레지스트막(미도시)을 도포한 다음, 도포된 제2 포토레지스트막을 노광 및 현상하여 층간 절연막(120) 상에 제2 포토레지스트 패턴(122)을 형성한다. 이 경우, 제2포토레지스트 패턴(122)은 후속하여 MIM 커패시터 하부 전극, 유전막 패턴 및 MIM 캐패시터의 상부 전극이 형성될 위치를 고려하여 제1 하부 금속배선(110)의 상부면 일부를 선택적으로 노출시키도록 형성된다.3C and 3D, a second photoresist film (not shown) is coated on the interlayer insulating film 120 by a spin coating process, and then the coated second photoresist film is exposed and developed to expose the interlayer insulating film 120. ) To form a second photoresist pattern 122. In this case, the second photoresist pattern 122 selectively exposes a portion of the upper surface of the first lower metal interconnection 110 in consideration of the positions where the MIM capacitor lower electrode, the dielectric layer pattern, and the upper electrode of the MIM capacitor are subsequently formed. It is formed to make.
이어서, 제2 포토레지스트 패턴(122)을 마스크로 이용하여 노출된 층간 절연막(120)을 식각함으로써 개구부(125)를 형성한다. 다음에, 제2포토레지스트 패턴(122)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 층간 절연막(120)으로부터 제거한다.Next, the opening 125 is formed by etching the exposed interlayer insulating layer 120 using the second photoresist pattern 122 as a mask. Next, the second photoresist pattern 122 is removed from the interlayer insulating film 120 using an ashing and stripping process.
도 3e를 참조하면, 제1 하부 금속배선(110)의 상부면, 개구부(125)의 내측면 및 층간 절연막(120)의 상부면에 화학 기상 증착 공정 및 물리적 기상 증착을 이용하여 금속 또는 금속 질화물로 구성되는 제1 도전막(127)이 형성된다. 제1 도전막(127)은 소정의 두께를 가지도록 형성되는 것이 바람직하다.Referring to FIG. 3E, a metal or metal nitride is formed on the upper surface of the first lower metal interconnection 110, the inner surface of the opening 125, and the upper surface of the interlayer insulating layer 120 using a chemical vapor deposition process and physical vapor deposition. A first conductive film 127 is formed. It is preferable that the first conductive film 127 is formed to have a predetermined thickness.
제1 하부 금속배선(110)의 상부면, 개구부(125)의 내측면 및 층간 절연막(120)의 상부면에 걸쳐 형성된 제1 도전막(127) 상에는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화물과 실리콘 질화물의 복합물로 구성된 유전막(135)을 형성한다. 즉, 유전막(135)은 단일 산화막, 단일 질화막 또는 산화막과 질화막을 포함하는 복합막으로 구성된다. 이 때, 유전막(135)은 화학 기상 증착 공정 및 물리적 기상 증착을 이용하여 형성되며, 소정의 두께를 가진다. 상기 유전막(135)의 두께는 MIM 캐패시터에 요구되는 캐패시턴스에 따라 적절하게 조절된다.Silicon oxide, silicon nitride, or silicon oxide and silicon nitride are formed on the first conductive layer 127 formed over the upper surface of the first lower metal wiring 110, the inner surface of the opening 125, and the upper surface of the interlayer insulating layer 120. To form a dielectric film 135 composed of a complex. That is, the dielectric film 135 is composed of a single oxide film, a single nitride film, or a composite film including an oxide film and a nitride film. In this case, the dielectric layer 135 is formed using a chemical vapor deposition process and physical vapor deposition, and has a predetermined thickness. The thickness of the dielectric film 135 is appropriately adjusted according to the capacitance required for the MIM capacitor.
도 3f 및 도 3g를 참조하면, 유전막(135) 상에 제3 포토레지스트막(미도시)을 스핀 코팅 공정으로 도포하고, 도포된 제3 포토레지스트막을 노광 및 현상하여 제3 포토레지스트 패턴(137)을 형성한다. 제3포토레지스트 패턴(137)을 마스크로 이용하여 층간 절연막(120)을 식각함으로써, 층간 절연막(120)의 일측에는 제2 하부 금속배선(115)을 노출시키는 콘택홀(139)을 형성한다. 다음에, 제3 포토레지스트 패턴(137)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 층간 절연막(120)으로부터 제거한다.3F and 3G, a third photoresist film (not shown) is coated on the dielectric film 135 by a spin coating process, and the third photoresist film is exposed and developed to expose the third photoresist pattern 137. ). By etching the interlayer insulating layer 120 using the third photoresist pattern 137 as a mask, a contact hole 139 is formed in one side of the interlayer insulating layer 120 to expose the second lower metal wiring 115. Next, the third photoresist pattern 137 is removed from the interlayer insulating film 120 using an ashing and stripping process.
도 3 h를 참조하면, 유전막(135)의 상부면, 콘택홀(139)의 내측벽 및 제2 하부 금속배선(115)의 상부면에 걸쳐 제2 도전막(145)이 형성된다. 제2 도전막(145)은 제1 도전막(127)과 마찬가지로 화학 기상 증착 공정 및 물리적 기상 증착을 이용하여 금속 또는 금속 질화물로 형성된다. 제2 도전막(145)은 역시 소정의 두께를 가지도록 형성되는 것이 바람직하다.Referring to FIG. 3H, a second conductive layer 145 is formed over the top surface of the dielectric layer 135, the inner wall of the contact hole 139, and the top surface of the second lower metal wiring 115. Like the first conductive layer 127, the second conductive layer 145 is formed of metal or metal nitride using a chemical vapor deposition process and physical vapor deposition. It is preferable that the second conductive film 145 is also formed to have a predetermined thickness.
이어서, 제2 도전막(145) 상에 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물 등을 이용하여 금속막(157)을 형성한다. 금속막(157)은 개구부(125) 및 콘택홀(139)을 채우도록 형성된다. Subsequently, the metal film 157 is formed on the second conductive film 145 using a metal, metal nitride, or the like through a chemical vapor deposition process, an atomic layer deposition process, a sputtering process, or an electroplating process. The metal film 157 is formed to fill the opening 125 and the contact hole 139.
도 3i를 참조하면, 에치 백 공정 내지 화학 기계적 연마 공정을 통하여 층간 절연막(120)의 상부면이 노출될 때까지 금속막(157), 제2 도전막(145), 유전막(135) 및 제1 도전막(127)을 제거한다. 따라서 개구부(125)에는 커패시터 하부 전극 역할을 하는 제1 도전막 패턴(130), 유전막 패턴(140) 및 커패시터 상부 전극 역할을 하는 제2 도전막 패턴(150)을 각각 형성하여 MIM 커패시터(152)가 형성된다. MIM 커패시터(152)는 제1 하부 금속배선(110)의 상부면 및 개구부(125)의 내측벽을 따라 연장되어 형성되므로 전기 용량을 증가시킬 수 있다. 또한 일정한 전기 용량을 가지는 MIM 커패시터(152)를 보다 소형으로 형성할 수 있다. 제2 도전막 패턴(150)의 상부면에는 MIM 커패시터(152)의 연결을 위한 제1 금속막 패턴(160)이 형성된다. Referring to FIG. 3I, the metal layer 157, the second conductive layer 145, the dielectric layer 135, and the first layer are exposed until the upper surface of the interlayer insulating layer 120 is exposed through an etch back process or a chemical mechanical polishing process. The conductive film 127 is removed. Accordingly, the MIM capacitor 152 may be formed in the opening 125 by forming the first conductive layer pattern 130 serving as the capacitor lower electrode, the dielectric layer pattern 140, and the second conductive layer pattern 150 serving as the capacitor upper electrode. Is formed. Since the MIM capacitor 152 is formed to extend along the upper surface of the first lower metal wire 110 and the inner wall of the opening 125, the capacitance may be increased. In addition, the MIM capacitor 152 having a constant capacitance can be formed more compact. The first metal film pattern 160 for connecting the MIM capacitor 152 is formed on the top surface of the second conductive film pattern 150.
그리고, 콘택홀(139)에는 제3 도전막 패턴(155)은 제2 하부 금속배선(115)의 상부면 및 콘택홀(139)의 내측벽을 따라 연장되어 배리어 메탈 역할을 하는 제3 도전막 패턴(155) 및 콘택홀(139)에 채워지며 콘택 역할을 하는 제2 금속막 패턴(165)이 형성된다.In the contact hole 139, the third conductive film pattern 155 extends along the upper surface of the second lower metal wire 115 and the inner wall of the contact hole 139 to serve as a barrier metal. A second metal film pattern 165 is formed in the pattern 155 and the contact hole 139 to serve as a contact.
도 3j 및 도 3k를 참조하면, 화학 기상 증착 공정, 원자층 증착 공정, 스퍼터링 공정, 또는 전기 도금 공정 등을 통하여 금속 또는 금속 질화물을 이용하여 상부 금속배선(167)을 형성한다. 상부 금속배선(167)은 층간 절연막(120), 제1 도전막 패턴(130), 유전막 패턴(140), 제2 도전막 패턴(150), 제1 금속막 패턴(160), 제3 도전막 패턴(155) 및 제2 금속막 패턴(165) 상에 형성된다.3J and 3K, the upper metal wiring 167 is formed using metal or metal nitride through a chemical vapor deposition process, an atomic layer deposition process, a sputtering process, or an electroplating process. The upper metal wiring 167 may include the interlayer insulating layer 120, the first conductive layer pattern 130, the dielectric layer pattern 140, the second conductive layer pattern 150, the first metal layer pattern 160, and the third conductive layer. The pattern 155 and the second metal film pattern 165 are formed.
계속하여, 상부 금속배선(167) 상에 스핀 코팅 공정을 통하여 제4 포토레지스트막(미도시)을 도포한 다음, 도포된 제4 포토레지스트막을 노광 및 현상하여 상기 상부 금속배선(167) 상에 제4포토레지스트 패턴(169)을 형성한다. 이 경우, 제4포토레지스트 패턴(169)은 제1 상부 금속배선 및 제2 상부 금속배선이 형성될 위치를 고려하여 상부 금속배선(167)의 부분들을 선택적으로 노출시킨다.Subsequently, a fourth photoresist film (not shown) is coated on the upper metal wiring 167 through a spin coating process, and then the coated fourth photoresist film is exposed and developed on the upper metal wiring 167. The fourth photoresist pattern 169 is formed. In this case, the fourth photoresist pattern 169 selectively exposes portions of the upper metal wiring 167 in consideration of the positions where the first upper metal wiring and the second upper metal wiring are to be formed.
이어서, 제4 포토레지스트 패턴(169)을 마스크로 이용하여 노출된 상부 금속배선(167)를 식각함으로써, 제1 상부 금속배선(170) 및 제2 상부 금속배선(175)을 형성한다. 다음에, 제4 포토레지스트 패턴(169)을 애싱(ashing) 및 스트립핑(stripping) 공정을 이용하여 제1 상부 금속배선(170) 및 제2 상부 금속배선(175)으로부터 제거한다. 제1 상부 금속배선(170)은 제1 도전막 패턴(130)과 연결되지 않아야 한다.Subsequently, the first upper metal wiring 170 and the second upper metal wiring 175 are formed by etching the exposed upper metal wiring 167 using the fourth photoresist pattern 169 as a mask. Next, the fourth photoresist pattern 169 is removed from the first upper metal interconnection 170 and the second upper metal interconnection 175 using an ashing and stripping process. The first upper metal wire 170 should not be connected to the first conductive layer pattern 130.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면 MIM 커패시터는 하부 금속배선의 상부면과 층간 절연막에 형성된 개구부의 내측벽을 따라 연장되어 형성된다. 따라서 MIM 커패시터의 면적이 상기 하부 금속배선의 상부면에만 형성될 때보다 늘어나므로, MIM 커패시터의 전기 용량을 증가시킬 수 있다. As described above, according to the preferred embodiment of the present invention, the MIM capacitor is formed extending along the inner wall of the opening formed in the upper surface of the lower metal wiring and the interlayer insulating film. Therefore, since the area of the MIM capacitor is increased than that formed only on the upper surface of the lower metal wiring, it is possible to increase the capacitance of the MIM capacitor.
또한 동일한 전기 용량의 MIM 커패시터를 형성할 때 보다 소형으로 형성할 수 있고, 나아가 보다 정밀한 반도체 장치를 제조할 수 있다.In addition, when the MIM capacitor of the same capacitance is formed, it can be made smaller, and further, a more precise semiconductor device can be manufactured.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
도 1은 종래의 기술에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device including a metal-insulator-metal capacitor according to the prior art.
도 2는 본 발명의 바람직한 일실시예에 따른 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 단면도이다.2 is a cross-sectional view of a semiconductor device including a metal-insulator-metal capacitor according to a preferred embodiment of the present invention.
도 3a 내지 도 3k는 도 2에 도시된 금속-절연체-금속 커패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.3A to 3K are cross-sectional views illustrating a method of manufacturing a semiconductor device including the metal-insulator-metal capacitor shown in FIG. 2.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
110 : 제1 하부 금속배선 115 : 제2 하부 금속배선110: first lower metal wiring 115: second lower metal wiring
120 : 층간 절연막 130 : 제1 도전막 패턴120: interlayer insulating film 130: first conductive film pattern
140 : 유전막 패턴 150 : 제2 도전막 패턴140: dielectric layer pattern 150: second conductive layer pattern
155 : 제3 도전막 패턴 160 : 제1 금속막 패턴155: third conductive film pattern 160: first metal film pattern
165 : 제2 금속막 패턴 170 : 제1 상부 금속배선165: second metal film pattern 170: first upper metal wiring
175 : 제2 상부 금속배선175: second upper metal wiring
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Cited By (1)
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|---|---|---|---|---|
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-
2003
- 2003-10-15 KR KR1020030071844A patent/KR20050036223A/en not_active Application Discontinuation
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| CN110770926B (en) * | 2017-06-15 | 2024-04-05 | 应用材料公司 | Method and apparatus for 3D MIM capacitor packaging processing |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |