KR20050034927A

KR20050034927A - Thin film transistor array substrate and manufacturing method of the same

Info

Publication number: KR20050034927A
Application number: KR1020030070702A
Authority: KR
Inventors: 류순성; 장윤경; 조흥렬
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2003-10-10
Filing date: 2003-10-10
Publication date: 2005-04-15
Also published as: KR100558711B1

Abstract

본 발명은 기판 구조 및 제조공정을 단순화함과 아울러 시야각을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.The present invention relates to a thin film transistor array substrate and a method for manufacturing the same, which can simplify a substrate structure and manufacturing process and improve a viewing angle.

본 발명은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성되는 박막트랜지스터와, 상기 박막트랜지스터의 드레인전극을 노출시키는 보호패턴과, 상기 화소영역을 액정배향이 서로 다른 다수개의 영역으로 구분하는 적어도 하나의 돌출부와, 상기 박막트랜지스터와 접속되며 상기 보호패턴과 돌출부를 제외한 상기 화소영역에 형성되는 화소전극을 구비하는 것을 특징으로 한다. The present invention is a gate line formed on a substrate; A data line crossing the gate line and a gate insulating layer therebetween to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line, a protective pattern exposing the drain electrode of the thin film transistor, at least one protrusion which divides the pixel region into a plurality of regions having different liquid crystal alignments; And a pixel electrode connected to the thin film transistor and formed in the pixel region except for the protective pattern and the protrusion.

Description

Thin Film Transistor Array Substrate and Method for Manufacturing the Same {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND MANUFACTURING METHOD OF THE SAME}

본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 특히 기판 구조 및 제조공정을 단순화함과 아울러 시야각을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다. The present invention relates to a thin film transistor array substrate and a method for manufacturing the same, and more particularly, to a thin film transistor array substrate and a method for manufacturing the same, which can simplify a substrate structure and manufacturing process and improve a viewing angle.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다. Conventional liquid crystal display devices display an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the liquid crystal display includes a liquid crystal panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal panel.

액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.The liquid crystal panel includes a thin film transistor array substrate and a color filter array substrate facing each other, a spacer positioned to maintain a constant cell gap between the two substrates, and a liquid crystal filled in the cell gap.

박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.The thin film transistor array substrate includes gate lines and data lines, thin film transistors formed of switch elements at intersections of the gate lines and data lines, pixel electrodes formed in liquid crystal cells and connected to the thin film transistors, and the like. It consists of the applied alignment film. The gate lines and the data lines receive signals from the driving circuits through the respective pad parts. The thin film transistor supplies the pixel voltage signal supplied to the data line to the pixel electrode in response to the scan signal supplied to the gate line.

칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.The color filter array substrate includes color filters formed in units of liquid crystal cells, a black matrix for distinguishing between color filters and reflecting external light, a common electrode for supplying a reference voltage to the liquid crystal cells in common, and an alignment layer applied thereon. It consists of.

액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.The liquid crystal panel is completed by separately manufacturing a thin film transistor array substrate and a color filter array substrate, and then injecting and encapsulating a liquid crystal.

이러한 액정패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터 어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다. In such a liquid crystal panel, the thin film transistor array substrate includes a semiconductor process and requires a plurality of mask processes, and thus, the manufacturing process is complicated, which is a major cause of the increase in the manufacturing cost of the liquid crystal panel. In order to solve this problem, the thin film transistor array substrate is developing in a direction of reducing the number of mask processes. This is because one mask process includes many processes such as a deposition process, a cleaning process, a photolithography process, an etching process, a photoresist stripping process, and an inspection process. Accordingly, in recent years, a four-mask process that reduces one mask process has emerged in the five-mask process, which is a standard mask process of a thin film transistor array substrate.

도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.FIG. 1 is a plan view of a thin film transistor array substrate employing a four mask process, for example. FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along line II ′.

도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(4)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다.The thin film transistor array substrate shown in FIGS. 1 and 2 includes a gate line 2 and a data line 4 intersecting each other with a gate insulating film 44 interposed on the lower substrate 42, and a thin film formed at each intersection thereof. The transistor 6 and the pixel electrode 18 formed in the cell area provided in the cross structure are provided. The thin film transistor array substrate includes a storage capacitor 20 formed at an overlapping portion of the pixel electrode 18 and the front gate line 2, a gate pad portion (not shown) connected to the gate line 2, and data. A data pad portion (not shown) connected to the line 4 is provided.

박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드하부전극(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다. The thin film transistor 6 includes a gate electrode 8 connected to the gate line 2, a source electrode 10 connected to the data line 4, and a drain electrode 12 connected to the pixel electrode 16. And an active layer 14 overlapping the gate electrode 8 and forming a channel between the source electrode 10 and the drain electrode 12. The active layer 14 is formed to overlap the data pad lower electrode 36, the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12, and the source electrode 10 and the drain electrode ( 12) further comprises a channel section therebetween. An ohmic contact layer 48 for ohmic contact with the storage electrode 22, the data line 4, the source electrode 10, and the drain electrode 12 is further formed on the active layer 14. The thin film transistor 6 causes the pixel voltage signal supplied to the data line 4 to be charged and held in the pixel electrode 18 in response to the gate signal supplied to the gate line 2.

화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.The pixel electrode 18 is connected to the drain electrode 12 of the thin film transistor 6 through the first contact hole 16 penetrating the protective film 50. The pixel electrode 18 generates a potential difference from the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. Due to this potential difference, the liquid crystal positioned between the thin film transistor substrate and the upper substrate rotates by dielectric anisotropy, and transmits light incident through the pixel electrode 18 from the light source (not shown) toward the upper substrate.

스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.The storage capacitor 20 includes the front gate line 2, the storage electrode 22 overlapping the gate line 2, the gate insulating layer 44, the active layer 14, and the ohmic contact layer 48 therebetween. And a pixel electrode 22 which is overlapped with the storage electrode 22 and the passivation layer 50 interposed therebetween and connected via the second contact hole 24 formed in the passivation layer 50. The storage capacitor 20 allows the pixel voltage charged in the pixel electrode 18 to be stably maintained until the next pixel voltage is charged.

게이트 라인(2)은 게이트 패드부를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 데이터 라인(4)은 데이터 패드부를 통해 데이터 드라이버(도시하지 않음)와 접속된다. The gate line 2 is connected to a gate driver (not shown) through the gate pad portion. The data line 4 is connected to a data driver (not shown) through the data pad portion.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 4 마스크 공정으로 형성된다. The thin film transistor array substrate having this configuration is formed in a four mask process.

도 3a 내지 도 3d는 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate in stages.

도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다. Referring to FIG. 3A, gate patterns are formed on the lower substrate 42.

하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.The gate metal layer is formed on the lower substrate 42 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using a first mask to form gate patterns including the gate line 2 and the gate electrode 8. As the gate metal, chromium (Cr), molybdenum (Mo), aluminum-based metal, etc. are used in a single layer or a double layer structure.

도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.Referring to FIG. 3B, the gate insulating layer 44, the active layer 14, the ohmic contact layer 48, and the source / drain patterns are sequentially formed on the lower substrate 42 on which the gate patterns are formed.

게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.The gate insulating layer 44, the amorphous silicon layer, the n + amorphous silicon layer, and the source / drain metal layer are sequentially formed on the lower substrate 42 on which the gate patterns are formed by a deposition method such as PECVD or sputtering.

소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.A photoresist pattern is formed on the source / drain metal layer by a photolithography process using a second mask. In this case, by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor, the photoresist pattern of the channel portion has a lower height than other source / drain pattern portions.

이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.Next, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the data line 4, the source electrode 10, the drain electrode 12 integrated with the source electrode 10, and the storage electrode 22 are formed. Source / drain patterns including are formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form the ohmic contact layer 48 and the active layer 14.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다.The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 48 of the channel portion are etched by a dry etching process. Accordingly, the active layer 14 of the channel portion is exposed to separate the source electrode 10 and the drain electrode 12.

이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.Subsequently, the photoresist pattern remaining on the source / drain pattern portion is removed by a stripping process.

게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.As the material of the gate insulating film 44, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. Molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), etc. are used as a source / drain metal.

도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 제1 및 제2 콘택홀들(16, 24)을 포함하는 보호막(50)이 형성된다. Referring to FIG. 3C, the passivation layer 50 including the first and second contact holes 16 and 24 is formed on the gate insulating layer 44 on which the source / drain patterns are formed.

소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 및 제2 컨택홀들(16, 24)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. The passivation layer 50 is entirely formed on the gate insulating layer 44 on which the source / drain patterns are formed by a deposition method such as PECVD. The passivation layer 50 is patterned by a photolithography process and an etching process using a third mask to form first and second contact holes 16 and 24. The first contact hole 16 is formed to pass through the passivation layer 50 to expose the drain electrode 12, and the second contact hole 24 is formed to pass through the passivation layer 50 to expose the storage electrode 22. do.

보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.As the material of the protective film 50, an inorganic insulating material such as the gate insulating film 94 or an organic insulating material such as an acryl-based organic compound having a low dielectric constant, BCB, or PFCB is used.

도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다. Referring to FIG. 3D, transparent electrode patterns are formed on the passivation layer 50.

보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. The transparent electrode material is entirely deposited on the passivation layer 50 by a deposition method such as sputtering. Subsequently, the transparent electrode material is etched through the photolithography process and the etching process using the fourth mask, thereby forming transparent electrode patterns including the pixel electrode 18. The pixel electrode 18 is electrically connected to the drain electrode 12 through the first contact hole 16, and the storage electrode 22 overlapping the front gate line 2 through the second contact hole 24. Electrically connected. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as the transparent electrode material.

이와 같이 종래의 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법이 요구된다.As described above, the conventional thin film transistor substrate and the method of manufacturing the same can reduce the number of manufacturing steps and reduce the manufacturing cost in proportion to the case of using the five mask process by using the four mask process. However, since the four-mask process is still a complicated manufacturing process and there is a limit in cost reduction, there is a need for a thin film transistor substrate and a method of manufacturing the same, which further simplify the manufacturing process and further reduce manufacturing costs.

한편, 수직 전계형 액정 표시 패널은 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점이 있으므로 시야각을 보상할 수 있는 액정표시패널이 요구된다. Meanwhile, in the vertical field type liquid crystal display panel, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate face each other to drive the liquid crystal of TN (Twisted Nemastic) mode by the vertical electric field formed therebetween. . The vertical field type liquid crystal display device has an advantage of having a large aperture ratio but has a narrow viewing angle of about 90 degrees, so that a liquid crystal display panel capable of compensating the viewing angle is required.

따라서, 본 발명의 목적은 3 마스크 공정을 채용하여 기판구조 및 제조공정을 단순화함과 아울러 시야각을 향상시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a thin film transistor array substrate and a method of manufacturing the same, which can improve the viewing angle while simplifying the substrate structure and manufacturing process by employing a three mask process.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판 상에 형성된 게이트라인과; 상기 게이트라인과 게이트절연막을 사이에 두고 교차하여 화소영역을 결정하는 데이터라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성되는 박막트랜지스터와, 상기 박막트랜지스터의 드레인전극을 노출시키는 보호패턴과, 상기 화소영역을 액정배향이 서로 다른 다수개의 영역으로 구분하는 적어도 하나의 돌출부와, 상기 박막트랜지스터와 접속되며 상기 보호패턴과 돌출부를 제외한 상기 화소영역에 형성되는 화소전극을 구비하는 것을 특징으로 한다. In order to achieve the above object, a thin film transistor array substrate according to an embodiment of the present invention comprises a gate line formed on the substrate; A data line crossing the gate line and a gate insulating layer therebetween to determine a pixel area; A thin film transistor formed at an intersection of the gate line and the data line, a protective pattern exposing the drain electrode of the thin film transistor, at least one protrusion which divides the pixel region into a plurality of regions having different liquid crystal alignments; And a pixel electrode connected to the thin film transistor and formed in the pixel region except for the protective pattern and the protrusion.

상기 적어도 하나의 돌출부는 상기 화소영역의 대각선 방향으로 형성된 것을 특징으로 한다.The at least one protrusion may be formed in a diagonal direction of the pixel area.

상기 적어도 하나의 돌출부는 상기 대각선방향으로 서로 마주보는 제1 및 제2 돌출부와, 상기 제1 및 제2 돌출부와 교차된 방향으로 서로 마주보는 제3 및 제4 돌출부를 포함하는 것을 특징으로 한다. The at least one protrusion may include first and second protrusions facing each other in the diagonal direction, and third and fourth protrusions facing each other in a direction intersecting the first and second protrusions.

상기 적어도 하나의 돌출부는 적어도 2층의 절연패턴으로 형성된 것을 특징으로 한다. The at least one protrusion may be formed of at least two insulating patterns.

상기 2층의 절연패턴은 상기 게이트 절연패턴과 동일물질로 동일 평면 상에 형성된 제1 절연패턴과; 상기 보호막 패턴과 동일물질로 동일 평면 상에 형성된 제2 절연패턴을 포함하는 것을 특징으로 한다.The insulating patterns of the two layers may include a first insulating pattern formed on the same plane as the gate insulating pattern and made of the same material; It characterized in that it comprises a second insulating pattern formed on the same plane with the same material as the protective film pattern.

상기 2층의 절연패턴 사이에 형성된 반도체 패턴 및 금속층이 추가로 구비하는 것을 특징으로 한다.A semiconductor pattern and a metal layer formed between the insulating layer of the two layers is further provided.

상기 돌출부의 높이는 0.5㎛~1.5㎛ 정도인 것을 특징으로 한다.The height of the protrusion is characterized in that about 0.5㎛ ~ 1.5㎛.

상기 박막 트랜지스터는 상기 게이트 라인과 접속된 게이트 전극과; 상기 데이터 라인과 접속된 소스전극과; 상기 소스전극과 마주보는 드레인 전극과; 상기 소스전극와 드레인 전극 사이에 형성된 채널을 포함하는 반도체 패턴을 포함하는 것을 특징으로 한다.The thin film transistor may include a gate electrode connected to the gate line; A source electrode connected to the data line; A drain electrode facing the source electrode; And a semiconductor pattern including a channel formed between the source electrode and the drain electrode.

상기 게이트 라인과, 상기 게이트 절연패턴과 반도체 패턴을 사이에 두고 상기 게이트 라인과 중첩되는 스토리지 전극을 포함하는 스토리지 캐패시터를 추가로 구비하는 것을 특징으로 한다.And a storage capacitor including the gate line and a storage electrode overlapping the gate line with the gate insulating pattern and the semiconductor pattern interposed therebetween.

상기 화소전극에 의해 부분적으로 노출된 상기 드레인 전극 및 스토리지 전극과 전기적으로 접속되는 것을 특징으로 한다.And electrically connected to the drain electrode and the storage electrode partially exposed by the pixel electrode.

본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 기판 상에 박막 트랜지스터의 게이트 전극, 게이트 전극과 접속된 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 기판 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 상기 박막 트랜지스터의 소스전극 및 드레인 전극, 상기 게이트 라인과 교차하여 화소영역을 결정하는 데이터 라인, 상기 데이터 라인을 포함하는 소스/드레인 패턴과 상기 소스/드레인 패턴을 따라 그 하부에 형성되는 반도체 패턴을 형성하는 단계와; 상기 화소영역에 형성됨과 아울러 상기 드레인 전극과 접속되는 화소전극을 포함하는 투명전극 패턴, 상기 투명전극 패턴이 형성된 영역을 제외한 영역에 형성된 보호막 패턴 및 게이트 절연 패턴, 상기 화소영역을 액정배향이 서로 다른 다수개의 영역으로 구분하는 적어도 하나의 돌출부를 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a thin film transistor array substrate according to the present invention includes forming a gate pattern including a gate electrode and a gate line connected to a gate electrode of a thin film transistor on a substrate; Forming a gate insulating film on the substrate on which the gate pattern is formed; A source line and a drain electrode of the thin film transistor, a data line intersecting the gate line to determine a pixel area, and a source / drain pattern including the data line and a source / drain pattern including the data line; Forming a semiconductor pattern to be formed; A transparent electrode pattern formed in the pixel region and connected to the drain electrode, a protective layer pattern and a gate insulation pattern formed in a region other than the region in which the transparent electrode pattern is formed, and liquid crystal alignment of the pixel region And forming at least one protrusion divided into a plurality of regions.

상기 적어도 하나의 돌출부는 상기 화소영역의 대각선 방향으로 형성하는 것을 특징으로 한다.The at least one protrusion may be formed in a diagonal direction of the pixel area.

상기 적어도 하나의 돌출부를 형성하는 단계는 상기 대각선방향으로 서로 마주보는 제1 및 제2 돌출부와, 상기 제1 및 제2 돌출부와 교차된 방향으로 서로 마주보는 제3 및 제4 돌출부를 형성하는 단계를 포함하는 것을 특징으로 한다.The forming of the at least one protrusion may include forming first and second protrusions facing each other in the diagonal direction and third and fourth protrusions facing each other in a direction crossing the first and second protrusions. Characterized in that it comprises a.

상기 돌출부는 적어도 2층의 절연패턴으로 형성되는 것을 특징으로 한다.The protrusion may be formed of at least two insulating patterns.

상기 2층의 절연패턴은 상기 게이트 절연패턴과 동일물질로 동시에 형성되는 제1 절연물질과; 상기 보호막 패턴과 동일물질로 동시에 형성되는 제2 절연물질로 형성되는 것을 특징으로 한다.The insulating layer of the two layers may include a first insulating material formed of the same material as the gate insulating pattern; And a second insulating material formed simultaneously with the same material as the passivation layer pattern.

상기 2층의 절연패턴 사이에 반도체 패턴 및 금속층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.The method may further include forming a semiconductor pattern and a metal layer between the insulating layers of the two layers.

상기 보호막 패턴을 형성하는 단계는 상기 드레인 전극 및 스토리지 전극을 부분적으로 노출시켜 상기 화소전극과 접속되게 하는 단계를 포함하는 것을 특징으로 한다.The forming of the passivation pattern may include connecting the pixel electrode by partially exposing the drain electrode and the storage electrode.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will become apparent from the description of the embodiments with reference to the accompanying drawings.

이하, 도 4 내지 도 7을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 4 to 7.

도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5은 도 4에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.4 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view of the thin film transistor array substrate illustrated in FIG. 4 taken along a line II-II '.

도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(88) 위에 게이트 절연 패턴(90)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(58)과, 그 교차부마다 형성된 박막 트랜지스터(80)와, 그 교차구조로 마련된 화소영역에 형성된 화소 전극(72)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소영역 및 화소전극(72)을 가로질러 형성된 적어도 하나의 돌출부(85)와, 화소전극(72)에 접속된 스토리지 전극(66)과 전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(78)와, 게이트 라인(52)에 접속되는 게이트 패드부(도시하지 않음)와, 데이터 라인(58)에 접속되는 데이터 패드부(도시하지 않음)를 구비한다.4 and 5 include a gate line 52 and a data line 58 formed on the lower substrate 88 so as to intersect with the gate insulation pattern 90 therebetween, and formed at each intersection thereof. The thin film transistor 80 and the pixel electrode 72 formed in the pixel area provided in the cross structure are provided. The thin film transistor array substrate overlaps at least one protrusion 85 formed across the pixel region and the pixel electrode 72, the storage electrode 66 connected to the pixel electrode 72, and the front gate line 52. A storage capacitor 78 formed in the portion, a gate pad portion (not shown) connected to the gate line 52, and a data pad portion (not shown) connected to the data line 58.

박막 트랜지스터(80)는 게이트 라인(52)에 접속된 게이트 전극(54)과, 데이터 라인(58)에 접속된 소스 전극(60)과, 화소 전극(72)에 접속된 드레인 전극(62)과, 게이트 전극(54)과 게이트 절연 패턴(90)을 사이에 두고 중첩되고 소스 전극(60)과 드레인 전극(62) 사이에 채널(70)을 형성하는 활성층(92)을 포함하는 반도체 패턴을 구비한다. 이러한 박막 트랜지스터(80)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(58)에 공급되는 화소전압 신호가 화소 전극(72)에 충전되어 유지되게 한다.The thin film transistor 80 includes a gate electrode 54 connected to the gate line 52, a source electrode 60 connected to the data line 58, and a drain electrode 62 connected to the pixel electrode 72. And a semiconductor pattern including an active layer 92 overlapping with the gate electrode 54 and the gate insulating pattern 90 therebetween and forming a channel 70 between the source electrode 60 and the drain electrode 62. do. The thin film transistor 80 allows the pixel voltage signal supplied to the data line 58 to be charged and held in the pixel electrode 72 in response to the gate signal supplied to the gate line 52.

반도체 패턴은 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 포함하면서 소스 전극(60), 드레인 전극(62), 데이터 라인(58), 그리고 데이터 패드(64)와 중첩되고, 스토리지 전극(66)과 중첩되는 부분을 포함하여 게이트 절연 패턴(90)을 사이에 두고 게이트 라인(52)과는 부분적으로 중첩되게 형성된 활성층(92)을 구비한다. 그리고, 반도체 패턴은 활성층(92) 위에 소스 전극(60), 드레인 전극(62), 스토리지 전극(66), 데이터 라인(58), 그리고 데이터 패드(64)와 오믹접촉을 위해 형성된 오믹접촉층(66)을 더 구비한다.The semiconductor pattern includes a channel portion between the source electrode 60 and the drain electrode 62 and overlaps the source electrode 60, the drain electrode 62, the data line 58, and the data pad 64, and the storage electrode. The active layer 92 is formed to partially overlap the gate line 52 with the gate insulating pattern 90 interposed therebetween, including the portion overlapping with the 66. The semiconductor pattern is an ohmic contact layer formed on the active layer 92 for ohmic contact with the source electrode 60, the drain electrode 62, the storage electrode 66, the data line 58, and the data pad 64. 66).

화소 전극(72)은 보호막패턴(98) 외부로 노출된 박막 트랜지스터(80)의 드레인 전극(62) 및 스토리지 전극(66)과 접속됨과 아울러 보호막패턴(98) 및 돌출부(85)를 제외한 영역에 형성된다. 화소 전극(72)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(72)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다. The pixel electrode 72 is connected to the drain electrode 62 and the storage electrode 66 of the thin film transistor 80 exposed to the outside of the passivation layer pattern 98 and is disposed in an area except the passivation layer pattern 98 and the protrusion 85. Is formed. The pixel electrode 72 generates a potential difference with the common electrode formed on the upper substrate (not shown) by the charged pixel voltage. This potential difference causes the liquid crystal located between the thin film transistor substrate and the upper substrate to rotate by dielectric anisotropy, and transmits light incident through the pixel electrode 72 from the light source (not shown) toward the upper substrate.

돌출부(85)는 게이트 절연패턴(90)과 보호막 패턴(98)으로 구성되며, 화소영역에 대각선방향으로 서로 마주보는 제1 및 제2 돌출부와, 상기 제1 및 제2 돌출부와 교차된 방향으로 서로 마주보는 제3 및 제4 돌출부를 포함할 수 도 있다. 한편, 돌출부(85)의 높이를 높이기 위해 게이트 절연패턴(90)과 보호막 패턴(98) 사이에 반도체 패턴 및 소스/드레인 패턴이 더 형성될 수 있다. 여기서, 돌출부(85)의 총 높이는 0.5㎛~1.5㎛ 정도이다. 이러한, 돌출부(85)는 화소영역을 다수의 멀티도메인으로 구분하는 역할을 하게 된다. The protrusion 85 includes a gate insulating pattern 90 and a passivation layer pattern 98. The protrusion 85 includes a first and second protrusions facing each other in a diagonal direction in the pixel area, and a direction intersecting with the first and second protrusions. It may also include third and fourth protrusions facing each other. Meanwhile, a semiconductor pattern and a source / drain pattern may be further formed between the gate insulating pattern 90 and the passivation pattern 98 to increase the height of the protrusion 85. Here, the total height of the protrusions 85 is about 0.5 μm to 1.5 μm. The protrusion 85 serves to divide the pixel area into a plurality of multi-domains.

구체적으로 설명하면, 돌출부(85)를 따라 돌출된 배향막의 돌출영역은 액정에 인가되는 전기장을 왜곡시켜 단위화소 내에서 액정분자를 다양하게 구동시킨다. 즉, 액정표시패널에 전압을 인가할 때 왜곡된 전기장에 의한 에너지가 액정방향자를 원하는 방향으로 위치시키게 됨으로써 다수의 멀티 도메인을 형성하게 된다. In detail, the protruding region of the alignment layer protruding along the protruding portion 85 distorts the electric field applied to the liquid crystal to variously drive the liquid crystal molecules in the unit pixel. That is, when the voltage is applied to the liquid crystal display panel, the energy due to the distorted electric field is placed in the desired direction to form a plurality of multi-domains.

스토리지 캐패시터(78)는 전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(90), 활성층(92) 및 오믹접촉층(94)을 사이에 두고 중첩되며 화전극(72)과 접속된 스토리지 전극(66)으로 구성된다. 여기서 화소전극(72)은 보호막(98)외부로 노출된 스토리지 전극(66)과 접속된다. 이러한 스토리지 캐패시터(78)는 화소 전극(72)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다. The storage capacitor 78 overlaps the front gate line 52 with the gate line 52 interposed therebetween with the gate insulating pattern 90, the active layer 92, and the ohmic contact layer 94 interposed therebetween. And a storage electrode 66 connected thereto. The pixel electrode 72 is connected to the storage electrode 66 exposed to the outside of the passivation layer 98. The storage capacitor 78 allows the pixel voltage charged in the pixel electrode 72 to be stably maintained until the next pixel voltage is charged.

게이트 라인(52)은 게이트 패드부(82)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 데이터 라인(58)은 데이터 패드부(84)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. The gate line 52 is connected to a gate driver (not shown) through the gate pad portion 82. The data line 58 is connected to a data driver (not shown) through the data pad unit 84.

이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들을 형성하기 위한 제1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴들을 형성하기 위한 제2 마스크 공정과, 게이트 절연패턴(90)과 보호막(98)패턴, 투명전극 패턴 및 돌출부를 형성하기 위한 제3 마스크 공정을 포함하게 된다. The thin film transistor array substrate having such a configuration is formed by a three mask process. A thin film transistor array substrate manufacturing method according to an embodiment of the present invention using a three mask process includes a first mask process for forming gate patterns, a second mask process for forming semiconductor patterns and source / drain patterns, and gate insulation A third mask process for forming the pattern 90, the passivation layer 98 pattern, the transparent electrode pattern, and the protrusion may be included.

도 6a 내지 도 6d은 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법을 단계적으로 도시한 단면도들이다. 6A through 6D are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

하부기판(88)상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서 , 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝된다. 이에 따라, 도 6a에 도시된 바와 같이 게이트 라인(52), 게이트 전극(54)을 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 등이 단일층 또는 이중층 구조로 이용된다.The gate metal layer is formed on the lower substrate 88 through a deposition method such as a sputtering method. Subsequently, the gate metal layer is patterned by a photolithography process and an etching process using the first mask. Accordingly, gate patterns including the gate line 52 and the gate electrode 54 are formed as shown in FIG. 6A. As the gate metal, Cr, MoW, Cr / Al, Cu, Al (Nd), Mo / Al, Mo / Al (Nd), Cr / Al (Nd) and the like are used in a single layer or a double layer structure.

게이트 패턴들이 형성된 하부기판(88) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층, 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 게이트 절연층의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다. A gate insulating layer, an amorphous silicon layer, an n + amorphous silicon layer, and a source / drain metal layer are sequentially formed on the lower substrate 88 on which the gate patterns are formed through a deposition method such as PECVD or sputtering. As the material of the gate insulating layer, an inorganic insulating material such as silicon oxide (SiOx) or silicon nitride (SiNx) is used. Molybdenum (Mo), titanium, tantalum, molybdenum alloy (Mo alloy), etc. are used as a source / drain metal.

이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다. Subsequently, a photoresist pattern is formed by a photolithography process and an etching process using a second mask. In this case, the photoresist pattern of the channel portion has a lower height than the source / drain pattern portion by using a diffraction exposure mask having a diffraction exposure portion in the channel portion of the thin film transistor as the second mask.

이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(58), 소스 전극(60), 그 소스 전극(60)과 일체화된 드레인 전극(62), 스토리지 전극(64)을 포함하는 소스/드레인 패턴들이 형성된다.Subsequently, the source / drain metal layer is patterned by a wet etching process using a photoresist pattern, so that the data line 58, the source electrode 60, the drain electrode 62 integrated with the source electrode 60, and the storage electrode 64 are formed. Source / drain patterns including are formed.

그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(94)과 활성층(92)이 형성된다. Next, the n + amorphous silicon layer and the amorphous silicon layer are simultaneously patterned by a dry etching process using the same photoresist pattern to form the ohmic contact layer 94 and the active layer 92.

그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(94)이 식각된다. 이에 따라, 도 6b에 도시된 바와 같이 채널부의 활성층(92)이 노출되어 소스 전극(60)과 드레인 전극(62)이 분리된다. 한편, 후에 형성될 단차부(85)의 높이를 높이기 위해 게이트 절연막(90a) 상에 반도체 패턴 및 소스/드레이 금속층이 더 형성될 수 있다.The photoresist pattern having a relatively low height in the channel portion is removed by an ashing process, and then the source / drain pattern and the ohmic contact layer 94 of the channel portion are etched by a dry etching process. Accordingly, as shown in FIG. 6B, the active layer 92 of the channel portion is exposed to separate the source electrode 60 and the drain electrode 62. Meanwhile, a semiconductor pattern and a source / drain metal layer may be further formed on the gate insulating layer 90a to increase the height of the stepped portion 85 to be formed later.

소스/드레인 패턴들이 형성된 하부기판(88) 상에 스퍼터링 등의 증착방법으로 SiNx, SiOx와 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용되는 보호막(98a)이 전면 증착되고 보호막(98a)위에 포토레지스트가 전면 도포된다. 이후, 제3 마스크를 이용한 포토리쏘그래피 공정으로 도 6c에 도시된 바와 같이 포토레지스트 패턴(71c)이 형성된다. As the deposition method such as sputtering on the lower substrate 88 on which the source / drain patterns are formed, an inorganic insulating material such as SiNx or SiOx, an acrylic organic compound having a low dielectric constant, or an organic insulating material such as BCB or PFCB is used. The protective film 98a is deposited on the entire surface, and the photoresist is entirely coated on the protective film 98a. Thereafter, a photoresist pattern 71c is formed by a photolithography process using a third mask, as shown in FIG. 6C.

이어서, 포토레지스트 패턴(71c)을 마스크로 보호막(98a) 및 게이트 절연막(90a)이 패터닝됨으로써 이 후에 투명전극 패턴이 형성될 영역을 제외한 영역에 게이트 절연 패턴(90) 및 보호막 패턴(98)이 형성된다. 이에 따라, 게이트 절연 패턴(90) 및 보호막 패턴(98)으로 구성된 돌출부(85)가 형성된다. 여기서, 단차부의 총 높이는 0.5㎛~1.5㎛ 정도이다. Subsequently, the passivation layer 98a and the gate insulating layer 90a are patterned using the photoresist pattern 71c as a mask so that the gate insulation pattern 90 and the passivation layer pattern 98 are formed in regions other than the region where the transparent electrode pattern is to be formed later. Is formed. As a result, the protrusion 85 formed of the gate insulating pattern 90 and the passivation layer pattern 98 is formed. Here, the total height of the stepped portion is about 0.5 µm to 1.5 µm.

이어서, 포토레지스터 패턴(71c)이 남아 있는 기판(88)상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다. 투명전극 물질이 전면 증착된 박막 트랜지스터 어레이 기판에서 리프트 오프(lift 0ff) 방법을 이용한 스트립 공정에 의해 포토레지스트 패턴(71c)은 제거된다. 이때 포토레지스트 패턴(71c) 위에 증착된 투명전극 물질은 포토레지스트 패턴(71c)이 떨어져나가면서 함께 제거되어 도 6d에 도시된 바와 같이 화소전극(76)을 포함하는 투명전극 패턴이 형성된다. Subsequently, the transparent electrode material is deposited on the entire surface of the substrate 88 on which the photoresist pattern 71c remains by a deposition method such as sputtering. Indium tin oxide (ITO), tin oxide (TO) or indium zinc oxide (IZO) is used as the transparent electrode material. The photoresist pattern 71c is removed by a strip process using a lift off method on the thin film transistor array substrate having the transparent electrode material deposited thereon. At this time, the transparent electrode material deposited on the photoresist pattern 71c is removed while the photoresist pattern 71c is separated, thereby forming a transparent electrode pattern including the pixel electrode 76 as illustrated in FIG. 6D.

상술한 바와 같이 3 마스크 공정에 의해 형성된 박막 트랜지스터 어레이 기판에 배향막(99)이 도포된 후 컬러필터 어레이 기판이 합착되고 액정(100)이 주입됨으로써 도 7에 도시된 바와 같이 하나의 액정셀에 액정배향이 다른 다수의 멀티도메인이 형성된다. As described above, after the alignment layer 99 is applied to the thin film transistor array substrate formed by the three mask process, the color filter array substrate is bonded and the liquid crystal 100 is injected to thereby form a liquid crystal in one liquid crystal cell as shown in FIG. 7. Multiple multidomains with different orientations are formed.

이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 3 마스크 공정을 채용하여 기판 구조 및 제조공정을 단순화시킴으로써 제조단가를 더욱 절감시킬 수 있음과 아울러 수율을 향상시킬 수 있다. As described above, the thin film transistor array substrate and the method of manufacturing the same according to the present invention employ three mask processes to simplify the substrate structure and the manufacturing process, thereby further reducing the manufacturing cost and improving the yield.

또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 화소영역에 형성된 다수의 돌출부에 의해 다수의 멀티도메인이 형성됨으로써 시야각이 향상된다. In addition, the thin film transistor array substrate and the manufacturing method thereof according to the present invention improve the viewing angle by forming a plurality of multi-domains by a plurality of protrusions formed in the pixel region.

상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조 방법은 리프트 오프 방법을 이용한 3 마스크 공정을 채용함과 아울러 화소영역에 다수의 돌출부를 형성함으로써 멀티도메인을 형성한다. 이에 따라, 기판 구조 및 제조공정이 단순화되어 제조단가를 더욱 절감시킴과 아울러 시야각이 향상된다. As described above, the thin film transistor array substrate and the manufacturing method according to the present invention employ a three mask process using a lift-off method and form a multi-domain by forming a plurality of protrusions in the pixel region. As a result, the substrate structure and the manufacturing process are simplified to further reduce the manufacturing cost and improve the viewing angle.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 통상적인 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도이다. 1 is a plan view showing a portion of a conventional thin film transistor array substrate.

도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.FIG. 2 is a cross-sectional view of the thin film transistor array substrate of FIG. 1 taken along the line II ′. FIG.

도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing the thin film transistor array substrate illustrated in FIG. 2.

도 4는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이다. 4 is a plan view illustrating a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 5은 도 4에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.FIG. 5 is a cross-sectional view of the thin film transistor array substrate of FIG. 4 taken along a line II-II '.

도 6a 내지 도 6d은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 나타내는 단면도들이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a thin film transistor array substrate according to an exemplary embodiment of the present invention.

도 7은 멀티도메인에 의한 액정배향을 나타내는 도면이다.7 is a diagram illustrating liquid crystal alignment by multi-domain.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

2, 52 : 게이트 라인 4, 58 : 데이터 라인2, 52: gate line 4, 58: data line

6, 80 : 박막 트랜지스터 8, 54 : 게이트 전극6, 80 thin film transistor 8, 54 gate electrode

10, 60 : 소스 전극 12, 62 : 드레인 전극10, 60: source electrode 12, 62: drain electrode

14, 92 : 활성층 16 : 제1 컨택홀14, 92: active layer 16: the first contact hole

18, 72 : 화소전극 20, 78 : 스토리지 캐패시터18, 72: pixel electrodes 20, 78: storage capacitor

22, 66 : 스토리지 전극 24 : 제2 컨택홀22, 66: storage electrode 24: second contact hole

48, 94 : 오믹접촉층 48, 94: ohmic contact layer

Claims

A gate line formed on the substrate;

A data line crossing the gate line and a gate insulating layer therebetween to determine a pixel area;

A thin film transistor formed at an intersection of the gate line and the data line;

A protective pattern exposing the drain electrode of the thin film transistor;

At least one protrusion that divides the pixel region into a plurality of regions having different liquid crystal alignments;

And a pixel electrode connected to the thin film transistor and formed in the pixel region except for the protective pattern and the protrusion.

The method of claim 1,

And the at least one protrusion is formed in a diagonal direction of the pixel area.

The method of claim 2,

The at least one protrusion

And a first and second protrusions facing each other in the diagonal direction and third and fourth protrusions facing each other in a direction crossing the first and second protrusions.

The method of claim 1,

The at least one protrusion is formed with at least two insulating patterns.

The method of claim 1,

The insulating pattern of the two layers

A first insulating pattern formed on the same plane as the gate insulating pattern and made of the same material;

And a second insulating pattern formed on the same plane as the passivation layer pattern.

The method of claim 4, wherein

The thin film transistor array substrate, further comprising a semiconductor pattern and a metal layer formed between the insulating pattern of the two layers.

The method of claim 1,

The height of the protrusion is a thin film transistor array substrate, characterized in that about 0.5㎛ ~ 1.5㎛.

The method of claim 1,

The thin film transistor is

A gate electrode connected to the gate line;

A source electrode connected to the data line;

A drain electrode facing the source electrode;

And a semiconductor pattern including a channel formed between the source electrode and the drain electrode.

The method of claim 8,

And a storage capacitor including the gate line and a storage electrode overlapping the gate line with the gate insulating pattern and the semiconductor pattern interposed therebetween.

The method of claim 9,

And the drain electrode and the storage electrode partially exposed by the pixel electrode.

Forming a gate pattern including a gate electrode of the thin film transistor and a gate line connected to the gate electrode on the substrate;

Forming a gate insulating film on the substrate on which the gate pattern is formed;

A source line and a drain electrode of the thin film transistor, a data line intersecting the gate line to determine a pixel area, and a source / drain pattern including the data line and a source / drain pattern including the data line; Forming a semiconductor pattern to be formed;

A transparent electrode pattern formed in the pixel region and connected to the drain electrode, a protective layer pattern and a gate insulating pattern formed in an area except the region in which the transparent electrode pattern is formed, and liquid crystal alignment of the pixel region A method of manufacturing a thin film transistor array substrate, the method comprising: forming at least one protrusion that divides into a plurality of regions.

The method of claim 11,

The method of claim 12,

Forming the at least one protrusion

And forming first and second protrusions facing each other in the diagonal direction, and third and fourth protrusions facing each other in a direction crossing the first and second protrusions. Method of manufacturing a substrate.

The method of claim 11,

And the protrusion is formed of at least two insulating patterns.

The method of claim 11,

The insulating pattern of the two layers

A first insulating material simultaneously formed of the same material as the gate insulating pattern;

And a second insulating material simultaneously formed of the same material as the passivation layer pattern.

The method of claim 14,

And forming a semiconductor pattern and a metal layer between the two insulating patterns.

The method of claim 11,

The height of the projecting portion is a manufacturing method of a thin film transistor array substrate, characterized in that about 0.5㎛ ~ 1.5㎛.

The method of claim 11,

The method of claim 18,

Forming the protective film pattern

Partially exposing the drain electrode and the storage electrode so as to be connected to the pixel electrode.