KR20050028749A - A semiconductor device having a capacitor of a multi-layer structure - Google Patents

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KR20050028749A
KR20050028749A KR1020030065273A KR20030065273A KR20050028749A KR 20050028749 A KR20050028749 A KR 20050028749A KR 1020030065273 A KR1020030065273 A KR 1020030065273A KR 20030065273 A KR20030065273 A KR 20030065273A KR 20050028749 A KR20050028749 A KR 20050028749A
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원석준
정용국
권대진
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삼성전자주식회사
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    • H01L23/5223—Capacitor integral with wiring layers

Abstract

A semiconductor device having a capacitor of a multi-layer structure is provided to prevent a driving ability from being deteriorated by generation of a leakage current by maximizing the area of a capacitor while using a given design rule. A lower interconnection(150) is formed on a semiconductor substrate. The lower interconnection and the substrate are covered with a lower interlayer dielectric(200). At least one capacitor hole penetrates the lower interlayer dielectric to expose the lower interconnection. The exposed lower interconnection and the sidewall of the capacitor hole are covered with a cylindrical lower electrode. The lower interlayer dielectric in the vicinity of the lower electrode and the capacitor hole is covered with a cylindrical lower dielectric layer pattern. The lower dielectric layer pattern is covered with a cylindrical middle electrode body formed in the capacitor hole. The lower dielectric layer pattern on the lower interlayer dielectric is covered with a middle electrode extension part extended from the middle electrode body. The middle electrode body is covered with a cylindrical upper dielectric layer pattern. The upper dielectric layer pattern is covered with a cylindrical upper electrode. An upper interlayer dielectric(290) is formed on the substrate having the upper electrode. The first upper interconnection(320) is disposed on the upper interlayer dielectric, electrically connected to the lower interconnection and the upper electrode. The second upper interconnection(325) is disposed on the upper interlayer dielectric, electrically connected to the middle electrode extension part.

Description

다층 구조의 커패시터들 갖는 반도체 장치 { A Semiconductor Device Having A Capacitor of A Multi-Layer Structure }A semiconductor device having a capacitor of a multi-layer structure

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 다층 구조의 커패시터를 갖는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a capacitor having a multilayer structure.

일반적으로, 반도체 장치는 외부에서 입력된 데이타를 저장 및 보존해서 원하는 또는 주어진 일정한 주기에 맞추어서 그 데이타를 사용자에게 보여주기 위한 데이타의 저장소로 커패시터를 갖는다. 즉, 상기 커패시터는 주어진 반도체 장치의 디자인 룰을 가지고 반도체 장치 내에 복수 개를 형성해서 데이타를 모으기 위한 저장소이다. 또한, 상기 커패시터는 그 면적이 클수록, 그로부터의 누설전류의 크기가 작을수록 반도체 장치 내에 데이타를 많이 저장함과 동시에 저장된 데이타의 값을 장시간 동안 유지한다. 이때에, 상기 데이타는 반도체 장치내에 흐르는 전하들의 일부분이다.In general, semiconductor devices have capacitors as storage of data for storing and preserving externally input data and presenting the data to a user at desired or given periodicity. In other words, the capacitor is a reservoir for collecting data by forming a plurality of capacitors in a semiconductor device with a given semiconductor device design rule. Further, the larger the area of the capacitor and the smaller the leakage current therefrom, the more data is stored in the semiconductor device and the value of the stored data is maintained for a long time. At this point, the data is part of the charges flowing in the semiconductor device.

상기 누설전류는 반도체 기판과 관련된 자연적인 현상 및 커패시터 제조 공정과 관련된 인위적인 현상에 의해서 발생될 수 있다. 상기 자연적인 현상은 상기 커패시터 제조 공정이 이상적으로 잘 진행되어도 커패시터의 노드 및 반도체 기판의 접촉이 정합 구조를 가지지 못해서 구동 동안 전압 차이로 커패시터로부터 반도체 기판으로 누설전류를 기본적으로 발생시키는 매카니즘이다. 그리고, 상기 인위적인 현상은 반도체 기판 상에 형성되는 커패시터의 제조 공정이 불량해서 그 주변의 반도체 개별 소자와의 접촉 또는 오버랩 마진의 부족 등으로 구동 동안 전압차이로 커패시터로부터 인접 개별소자들로 누설전류를 발생시키는 매카니즘이다. 상기 누설전류의 증가는 커패시터의 특성을 열화시키고 더 나아가서 반도체 장치의 구동 능력을 저하시킬 수 있다. The leakage current may be generated by natural phenomena associated with the semiconductor substrate and artificial phenomena associated with the capacitor manufacturing process. The natural phenomenon is a mechanism in which the contact between the node of the capacitor and the semiconductor substrate does not have a matching structure even if the capacitor manufacturing process proceeds ideally, and basically generates a leakage current from the capacitor to the semiconductor substrate due to the voltage difference during driving. In addition, the artificial phenomenon is caused by a poor manufacturing process of the capacitor formed on the semiconductor substrate due to a lack of overlap margin or contact with the semiconductor individual element around it, and the leakage current from the capacitor to adjacent individual elements due to the voltage difference during driving. It is the mechanism that generates it. The increase in the leakage current may deteriorate the characteristics of the capacitor and further reduce the driving capability of the semiconductor device.

상기 커패시터의 면적은 반도체 장치의 고집적화를 구현하려는 최근의 반도체 제조 공정의 추세에 부응해서 디자인 룰의 축소와 함께 점점 작아지고 있는데, 상기 축소된 디자인 룰을 갖는 반도체 장치는 구동 중에 커패시터에 축적되는 데이타의 량이 작아서 원하는 설계 퍼포먼스를 사용자에게 만족스럽게 나타내지 못한다 . 이에 따라서, 상기 반도체 장치는 구동 중의 외부 및 내부의 노이즈(Noise)를 극복하지 못해서 특정 커패시터에 저장된 데이타의 값이 반전되는 상황을 맞이하거나 상기 자연적인 현상으로 누설전류가 반도체 기판으로 빠진 후 특정 커패시터에 적정 수준의 데이타가 유지되지 않아서 그 데이타의 특성을 잃어버리는 상황을 맞이할 수도 있다. 결과적으로, 이를 극복하기 위한 커패시터의 개발이 필요하다.The area of the capacitor is getting smaller and smaller with the reduction of design rules in response to the recent trend of semiconductor manufacturing process to realize high integration of semiconductor devices. The small amount does not satisfy the user's desired design performance. Accordingly, the semiconductor device may not overcome external and internal noise during driving, and may face a situation in which data values stored in a specific capacitor are inverted or a leakage current may fall into the semiconductor substrate due to the natural phenomenon. In some cases, data may not be maintained at an appropriate level and the characteristics of the data may be lost. As a result, it is necessary to develop a capacitor to overcome this.

본 발명이 이루고자 하는 기술적 과제는 주어진 디자인 룰을 가지고 커패시터의 면적을 극대화해서 누설 전류의 발생으로 인한 구동 능력의 저하를 극복하는데 적합한 다층 구조의 커패시터를 갖는 반도체 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device having a capacitor having a multilayer structure suitable for overcoming a decrease in driving ability due to generation of leakage current by maximizing a capacitor area with a given design rule.

상술한 바와 같이, 본 발명은 다층 구조의 커패시터를 갖는 반도체 장치에 관한 것이다.As described above, the present invention relates to a semiconductor device having a capacitor having a multilayer structure.

이 장치는 반도체 기판 상에 배치된 하부 배선 및, 그 배선을 갖는 반도체 기판의 전면을 덮는 하부 층간절연막을 포함한다. 상기 하부 층간절연막에 하부배선의 상면을 노출시키는 적어도 하나의 커패시터 홀이 배치되고, 상기 하부배선 및 커패시터 홀의 측벽에 하부전극을 덮는다. 이때에, 상기 하부전극은 실린더 형의 구조를 갖는다. 상기 하부 전극의 상면에 실린더 형의 하부 유전막 패턴을 덮고, 그 패턴 위에 중간전극 본체가 배치된다. 상기 중간전극 본체로부터 연장되어 하부 층간절연막을 덮는 중간전극 연장부가 위치되고, 상기 중간전극 본체에 실린더 형의 상부 유전막 패턴이 배치된다. 계속해서, 상기 상부 유전막 패턴에 실린더 형의 상부 전극을 덮고, 상기 상부 전극을 갖는 반도체 기판의 전면 상에 상부 층간절연막이 형성된다. 마지막으로, 상기 상부 층간절연막 상에 배치되어 하부배선 및 상부전극에 제 1 상부배선과, 상기 중간전극 연장부에 제 2 상부배선이 각각 전기적으로 연결된다.The apparatus includes a lower wiring disposed on a semiconductor substrate and a lower interlayer insulating film covering the entire surface of the semiconductor substrate having the wiring. At least one capacitor hole exposing an upper surface of the lower wiring is disposed in the lower interlayer insulating layer, and the lower electrode is covered on sidewalls of the lower wiring and the capacitor hole. At this time, the lower electrode has a cylindrical structure. A cylindrical lower dielectric layer pattern is covered on an upper surface of the lower electrode, and an intermediate electrode body is disposed on the pattern. An intermediate electrode extension portion extending from the intermediate electrode body to cover the lower interlayer insulating layer is positioned, and a cylindrical upper dielectric layer pattern is disposed on the intermediate electrode body. Subsequently, the upper dielectric film pattern is covered with a cylindrical upper electrode, and an upper interlayer insulating film is formed on the entire surface of the semiconductor substrate having the upper electrode. Finally, the first upper wiring and the second upper wiring are electrically connected to the lower wiring and the upper electrode, respectively, and are disposed on the upper interlayer insulating layer.

이하, 본 발명에 따른 실시예를 첨부된 도면들을 참조해서 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도이고, 도 8 은 도 1 의 절단선 Ⅰ- Ⅰ' 를 따라서 취한 반도체 장치의 단면도이다.1 is a layout view showing a semiconductor device according to the present invention, and FIG. 8 is a cross-sectional view of the semiconductor device taken along the cutting line II ′ of FIG. 1.

도 1 및 도 8 을 참조하면, 반도체 기판(100) 상에 하부 배선(150) 및 그 배선(150) 위에 하부 및 상부 층간절연막들(200, 290)이 차례로 배치되고, 상기 상부 층간절연막(290)의 상면에 제 1 및 제 2 상부 배선(320, 325)들이 배치된다. 상기 상부 및 하부 층간절연막(200, 290)들은 SiO2 보다 비 유전률이 낮은 Low-k 물질이거나 또는 실리콘 산화막(SiO2 )인 것이 바람직하다. 그리고, 상기 하부 및 상부 층간절연막들(200, 290)은 실리콘 질화막(Si3N4)일 수도 있다. 또한, 상기 하부배선 및 상기 제 1/ 제 2 상부 배선들(150, 320, 325)은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질과 Al 또는 Cu 중의 선택된 하나의 물질이 차례로 적층된 조합 막인 것이 바람직하다. 상기 상기 하부배선 및 상기 제 1/ 제 2 상부 배선들(150, 320, 325)은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 두 개 이상의 조합 물질과 Al 또는 Cu 중의 선택된 하나의 물질이 차례로 적층된 막이거나 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 두 개 이상의 조합 물질과, Al 및 Cu 의 조합 물질이 적층된 막일 수도 있다. 이때에, 상기 Ti, TiN, Ta, TaN, Ru, WN 들중의 적어도 하나의 물질로 베리어 막(Barrier Layer)이 구성된다.1 and 8, lower and upper interlayer insulating layers 200 and 290 are sequentially disposed on the lower wiring 150 and the wiring 150 on the semiconductor substrate 100, and the upper interlayer insulating layer 290 is disposed. The first and second upper wires 320 and 325 are disposed on the upper surface of the upper side. The upper and lower interlayer insulating films 200 and 290 may be low-k materials having a lower specific dielectric constant than SiO 2 or silicon oxide (SiO 2 ). The lower and upper interlayer insulating layers 200 and 290 may be silicon nitride (Si 3 N 4 ). In addition, the lower interconnection and the first and second upper interconnections 150, 320, and 325 may include one selected from Ti, TiN, Ta, TaN, Ru, and WN, and one selected from Al or Cu. It is preferable that it is a laminated combination film. The lower interconnection and the first and second upper interconnections 150, 320, and 325 may include at least two combination materials selected from Ti, TiN, Ta, TaN, Ru, and WN, and a material selected from Al or Cu. The film may be stacked in this order, or may be a film in which two or more combination materials selected from Ti, TiN, Ta, TaN, Ru, and WN and a combination material of Al and Cu are laminated. At this time, a barrier layer is formed of at least one of the Ti, TiN, Ta, TaN, Ru, and WN materials.

상기 하부 층간절연막(200)에 하부 배선(150)을 노출시키는 적어도 하나의 커패시터 홀(204)이 위치되고, 상기 상부 및 하부 배선들(150, 320) 사이에 배치되어 커패시터 홀(204) 및 그 홀 주변의 하부 층간절연막(200)의 상면에 커패시터(280)가 놓인다. 상기 커패시터(280)는 노출된 하부배선(150) 및 커페시터 홀(204)의 측벽에 배치된 실린더 형(Cylinder-shape)의 하부전극(215), 상기 하부 전극(215) 및 커패시터 홀(204) 주변의 하부 층간절연막(200)을 덮는 실린더 형의 하부 유전막 패턴(235), 상기 하부 유전막 패턴(235)을 덮는 실린더 형의 중간전극 연장부(244) 및 중간전극 본체(248), 상기 중간전극 본체(248)에 덮인 실린더 형의 상부 유전막 패턴(255), 상기 상부 유전막 패턴(255)을 덮는 실린더 형의 상부전극(265)을 포함한다. 이때에, 상기 중간전극 연장부(244)는 중간전극 본체(248)로부터 연장되어 형성된 것이다. 그리고, 상기 하부 유전막 패턴 및 상부 유전막 패턴(235, 255)은 Ta2O5, Al2O3, HfO2, ZrO 2, La2O3, BST, ST, TiO2 중의 선택된 하나의 막 또는 이들의 조합 막으로 이루어지고, 상기 하부/ 상부 전극들 및 상기 중간 전극 연장부과 함께 상기 중간전극 본체(215, 265, 244, 248)은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 막으로 형성된다.At least one capacitor hole 204 exposing the lower interconnection 150 is positioned in the lower interlayer insulating layer 200, and is disposed between the upper and lower interconnections 150 and 320, and the capacitor hole 204 and the same. The capacitor 280 is placed on the upper surface of the lower interlayer insulating layer 200 around the hole. The capacitor 280 is a cylinder-shape lower electrode 215, the lower electrode 215, and the capacitor hole 204 that are disposed on sidewalls of the exposed lower wiring 150 and the capacitor hole 204. A cylindrical lower dielectric layer pattern 235 covering the lower interlayer insulating layer 200, a cylindrical intermediate electrode extension 244 and an intermediate electrode body 248 covering the lower dielectric layer pattern 235, and the intermediate electrode A cylindrical upper dielectric layer pattern 255 is formed on the body 248, and a cylindrical upper electrode 265 covering the upper dielectric layer pattern 255 is included. At this time, the intermediate electrode extension 244 is formed to extend from the intermediate electrode body 248. The lower dielectric layer pattern and the upper dielectric layer pattern 235 and 255 may be one of Ta 2 O 5 , Al 2 O 3 , HfO 2 , ZrO 2 , La 2 O 3 , BST, ST, and TiO 2 . The intermediate electrode body 215, 265, 244, 248 together with the lower / upper electrodes and the intermediate electrode extension may be formed of one selected from Ti, TiN, Ta, TaN, Ru, and WN. Or a combination film thereof.

상기 하부 및 상부 층간절연막들(200, 290)을 관통해서 하부 배선(150)과 동시에 상부 층간절연막(290)을 관통해서 커패시터(270)의 상면의 소정영역들을 노출시키는 복수개의 접속홀(300)들이 배치된다. 상기 접속홀(300)들은 접속홀 플러그(310)들로 채워지고, 상기 접속홀 플러그(310)들은 알루미늄(Al), 텅스텐(W) 및 구리(Cu) 중의 선택된 하나의 물질 또는 이들의 조합 막으로 이루어진다. 상기 접속홀 플러그(310)들은 각각이 제 1 상부 배선(320)을 하부 배선(150) 및 제 2 상부배선(325)을 커패시터(270)에 전기적으로 접속되도록 매개 역할을 한다.A plurality of connection holes 300 penetrating the lower and upper interlayer insulating layers 200 and 290 to penetrate the lower wiring 150 and the upper interlayer insulating layer 290 to expose predetermined regions of the upper surface of the capacitor 270. Are placed. The connection holes 300 may be filled with connection hole plugs 310, and the connection hole plugs 310 may include a material selected from aluminum (Al), tungsten (W), and copper (Cu), or a combination thereof. Is done. Each of the connection hole plugs 310 functions to electrically connect the first upper wiring 320 to the lower wiring 150 and the second upper wiring 325 to the capacitor 270.

이제, 본 발명에 따른 반도체 장치의 제조방법을 설명하기로 한다.Now, a method of manufacturing a semiconductor device according to the present invention will be described.

도 2 내지 도 8 은 도 1 의 절단선 Ⅰ- Ⅰ' 를 따라서 취한 반도체 장치의 제조방법을 보여주는 단면도들이다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device taken along the cutting line II ′ in FIG. 1.

도 2 내지 도 3 을 참조하면, 하부 배선(150)을 갖는 반도체 기판 상에 하부 층간절연막(200)을 형성하는데, 이때에 상기 하부 층간절연막(200)은 SiO2 보다 비 유전률이 낮은 Low-k 물질로 형성하거나 또는 실리콘 산화막(SiO2 )으로 형성하는 것이 바람직하다. 그리고, 상기 하부 층간절연막(200)은 실리콘 질화막(Si3N4)으로도 형성할 수 있다. 또한, 상기 하부 배선(150)은 베리어 메탈(Barrier Metal) 막, 알루미늄(Al) 막 및 구리(Cu) 막 중의 선택된 하나의 막 또는 이들의 조합 막으로 이루어지고, 상기 베리어 메탈 막은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 막으로 형성된다.2 to 3, a lower interlayer insulating film 200 is formed on a semiconductor substrate having a lower wiring 150, wherein the lower interlayer insulating film 200 has a low dielectric constant lower than that of SiO 2. It is preferable to form a material or a silicon oxide film (SiO 2 ). The lower interlayer insulating layer 200 may also be formed of silicon nitride (Si 3 N 4 ). In addition, the lower wiring 150 may be formed of one selected from a barrier metal film, an aluminum (Al) film, and a copper (Cu) film, or a combination thereof, and the barrier metal film may include Ti, TiN, It is formed of one selected from Ta, TaN, Ru, WN, or a combination film thereof.

상기 하부 층간절연막(200)을 관통해서 하부 배선(150)을 노출시키는 커패시터 홀(204)을 형성하고, 상기 커패시터 홀(204) 및 하부 층간절연막(200)의 상면에 하부 전극막(210) 및 희생막(220)을 차례대로 형성한다. 상기 희생막(220)은 하부 층간절연막(200)에 대해서 습식 식각 선택비를 갖는 것이 바람직하고, 상기 희생막(220)은 포토레지스트 막으로 형성할 수도 있다. 그리고, 상기 하부 전극막(210)은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 물질로 형성하며, 상기 하부 전극막(210)은 원자막 증착(ALD; Atomic Layer Depositon) 방법 또는 화학기상 증착(CVD; Chemical Vapor Depositon) 방법으로 형성한다.A capacitor hole 204 is formed through the lower interlayer insulating film 200 to expose the lower wiring 150. The lower electrode film 210 and the upper surface of the capacitor hole 204 and the lower interlayer insulating film 200 are formed. The sacrificial layer 220 is sequentially formed. The sacrificial layer 220 may have a wet etching selectivity with respect to the lower interlayer insulating layer 200, and the sacrificial layer 220 may be formed of a photoresist layer. The lower electrode layer 210 may be formed of one selected from Ti, TiN, Ta, TaN, Ru, and WN or a combination thereof, and the lower electrode layer 210 may include atomic layer deposition (ALD). It is formed by the Depositon method or the Chemical Vapor Depositon (CVD) method.

다음으로, 상기 하부 층간절연막(200)의 상면이 노출될 때까지 희생막(220) 및 하부 전극막(210)을 공지된 식각공정을 통해서 순서대로 식각한다. 상기 식각공정은 에칭 백 또는 화학 기계적 연마를 통해서 실시될 수 있으며, 이를 통해서 상기 식각공정으로 커패시터 홀(204)을 채우는 하부 전극(215) 및 희생막 패턴(225)을 형성한다. 상기 하부 전극(215)은 하부 층간절연막(200) 및 희생막 패턴(225)으로 몰딩된 것이며, 이 전극(215)은 커패시터의 전극들 중의 선택된 하나를 지칭한다.Next, the sacrificial layer 220 and the lower electrode layer 210 are sequentially etched through a known etching process until the upper surface of the lower interlayer insulating layer 200 is exposed. The etching process may be performed by etching back or chemical mechanical polishing, thereby forming the lower electrode 215 and the sacrificial layer pattern 225 filling the capacitor hole 204 through the etching process. The lower electrode 215 is molded with the lower interlayer insulating layer 200 and the sacrificial layer pattern 225, and this electrode 215 refers to a selected one of the electrodes of the capacitor.

도 4 및 도 5 를 참조하면, 상기 하부 전극(215)을 갖는 반도체 기판에 식각 공정을 실시해서 희생막 패턴(225)을 제거하는데, 상기 식각 공정은 하부 층간절연막(200) 및 하부 전극(215)을 식각 마스크로 사용해서 HF 를 포함한 용액으로 습식 식각을 수행하는 것이다. 상기 하부 전극(215) 및 하부 층간절연막(200) 상에 하부 유전막(230) 및 중간 전극막(240)을 차례로 형성하고, 상기 중간 전극막(240)의 상면에 상부 유전막(250) 및 상부 전극막(260)과 함께 보호막(270)을 순서대로 적층한다. 4 and 5, the sacrificial layer pattern 225 is removed by performing an etching process on the semiconductor substrate having the lower electrode 215, which is the lower interlayer insulating layer 200 and the lower electrode 215. ) Is used as an etching mask to perform wet etching with a solution containing HF. The lower dielectric layer 230 and the intermediate electrode layer 240 are sequentially formed on the lower electrode 215 and the lower interlayer insulating layer 200, and the upper dielectric layer 250 and the upper electrode are formed on the upper surface of the intermediate electrode layer 240. The protective film 270 is sequentially stacked together with the film 260.

상기 하부 및 상부 유전막들(230, 250)은 Ta2O5, Al2O3, HfO 2, ZrO2, La2O3, BST, ST, TiO2 중의 선택된 하나의 막 또는 이들의 조합 막으로 형성하며 또한, 상기 하부 및 상부 유전막들(230, 250)은 원자막 증착(ALD; Atomic Layer Depositon) 방법 또는 화학기상 증착(CVD; Chemical Vapor Depositon) 방법으로 형성한다.The lower and upper dielectric layers 230 and 250 may be one selected from Ta 2 O 5 , Al 2 O 3 , HfO 2 , ZrO 2 , La 2 O 3 , BST, ST, TiO 2 , or a combination thereof. In addition, the lower and upper dielectric layers 230 and 250 may be formed by atomic layer deposition (ALD) or chemical vapor deposition (CVD).

상기 중간 및 상부 전극막들(240, 260)은 하부 전극막(215)과 동일하게 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 막으로 형성하며, 상기 중간 및 상부 전극막들(240, 260)은 원자막 증착(ALD; Atomic Layer Depositon) 방법 또는 화학기상 증착(CVD; Chemical Vapor Depositon) 방법으로 형성한다. 상기 중간 전극막(240)은 보호막(270), 상부 전극막(260) 및 상부 유전막(250)에 대해서 습식 식각 선택비를 갖는 것이 바람직하다.The middle and upper electrode layers 240 and 260 may be formed of one selected from Ti, TiN, Ta, TaN, Ru, and WN or a combination thereof, similarly to the lower electrode layer 215. The electrode films 240 and 260 may be formed by atomic layer deposition (ALD) or chemical vapor deposition (CVD). The intermediate electrode layer 240 preferably has a wet etching selectivity with respect to the passivation layer 270, the upper electrode layer 260, and the upper dielectric layer 250.

도 6 및 도 7 을 참조하면, 상기 보호막(270)을 공지된 식각 공정을 통해서 중간 전극막(240)이 노출될 때까지 식각하는데, 상기 식각 공정은 에칭 백 또는 화학 기계적 연마를 사용해서 실시한다. 이때에, 상기 식각공정으로 커패시터 홀(204) 내의 중간 전극막(240) 상에 상부 유전막 패턴(255) 및 실린더 형의 상부 전극(265)과 함께 보호막 패턴(275)을 형성한다. 상기 상부 전극(265)은 커패시터의 전극들 중의 다른 하나를 지칭한다. 6 and 7, the protective layer 270 is etched through a known etching process until the intermediate electrode layer 240 is exposed. The etching process is performed using an etching bag or chemical mechanical polishing. . In this case, a protective layer pattern 275 is formed on the intermediate electrode layer 240 in the capacitor hole 204 together with the upper dielectric layer pattern 255 and the cylindrical upper electrode 265 by the etching process. The upper electrode 265 refers to the other one of the electrodes of the capacitor.

상기 보호막 패턴(275)을 갖는 반도체 기판 상에 포토레지스트 막(도면에 미 도시)을 형성하고, 상기 포토레지스트 막에 공지된 포토 공정을 실시해서 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 커패시터 홀(204)에 정렬되어 그 홀 주변의 중간전극막(240)에 오버랩되는 형상을 갖는다. 계속해서, 상기 패턴을 식각 마스크로 사용해서 보호막 패턴(275)을 갖는 반도체 기판 상에 공지된 식각 공정을 실시하는데, 상기 식각 공정은 이방성을 갖는 건식 식각으로 실시한다. 상기 건식 식각은 하부 전극막(215)을 갖는 커패시터 홀 및 그 홀 주변의 하부 층간절연막(200) 상에 하부 유전막 패턴(235)을 형성함과 함께 그 패턴(235)을 덮는 중간전극 본체(248) 및 중간전극 연장부(244)을 동시에 형성한다. 즉, 상기 중간전극 본체(248)는 커패시터 홀(204) 내에서 하부 유전막 패턴(235)의 측벽을 덮도록 형성하고, 상기 중간전극 연장부(244)는 중간전극 본체(248)로부터 연장되어 하부 층간절연막(200) 상의 하부 유전막 패턴(235)을 덮도록 형성한다. 그리고, 상기 포토레지스트 패턴을 반도체 기판(100)으로부터 제거한 후 보호막 패턴(275)을 습식 식각 공정으로 제거한다.A photoresist film (not shown) is formed on a semiconductor substrate having the protective film pattern 275, and a photoresist pattern is formed by performing a known photo process on the photoresist film. The photoresist pattern may be aligned with the capacitor hole 204 and overlap with the intermediate electrode film 240 around the hole. Subsequently, a known etching process is performed on the semiconductor substrate having the protective film pattern 275 by using the pattern as an etching mask, but the etching process is performed by dry etching having anisotropy. The dry etching forms the lower dielectric layer pattern 235 on the capacitor hole having the lower electrode layer 215 and the lower interlayer insulating layer 200 around the hole, and covers the intermediate electrode body 248. ) And the intermediate electrode extension 244 are formed at the same time. That is, the intermediate electrode body 248 is formed to cover the sidewall of the lower dielectric layer pattern 235 in the capacitor hole 204, and the intermediate electrode extension 244 extends from the intermediate electrode body 248 to be lowered. The lower dielectric layer pattern 235 on the interlayer insulating layer 200 is formed to cover the lower dielectric layer pattern 235. After removing the photoresist pattern from the semiconductor substrate 100, the protective layer pattern 275 is removed by a wet etching process.

이로써, 상기 하부 유전막 패턴/ 상부 유전막 패턴(235, 255) 및 하부전극/ 중간전극 연장부/ 중간전극 본체/ 상부전극(215, 244, 248, 265)은 커패시터 홀(204)의 실린더 형상을 사용해서 커패시터(280)를 형성한다. 또한, 상기 커패시터(280)는 하부 층간절연막(200)의 상면의 소정영역을 이용한 평평한 구조(Planar-shape Structure)가 아니라 커패시터 홀(204)의 실린더 형 구조(Cylinder-shape Structure)를 사용했기 때문에 커패시터 홀(204)의 측면 및 그 홀 내의 다층 구조로 인한 증가된 면적을 갖는다. As a result, the lower dielectric layer pattern / upper dielectric layer pattern 235 and 255 and the lower electrode / intermediate electrode extension unit / intermediate electrode body / upper electrode 215, 244, 248 and 265 use a cylindrical shape of a capacitor hole 204. The capacitor 280 is formed. In addition, since the capacitor 280 uses a cylindrical structure of the capacitor hole 204, not a flat structure using a predetermined region of the upper surface of the lower interlayer insulating film 200. It has an increased area due to the side of the capacitor hole 204 and the multilayer structure in the hole.

다음으로, 상기 중간전극 연장부(244), 중간전극 본체(248) 및 하부 유전막 패턴(235)을 갖는 반도체 기판 상에 상부 층간절연막(290)을 형성하는데, 상기 상부 층간절연막(290)은 SiO2 보다 비 유전률이 낮은 Low-k 물질로 형성하거나 또는 실리콘 산화막(SiO2 )으로 형성하는 것이 바람직하다. 그리고, 상기 상부 층간절연막(290)은 실리콘 질화막(Si3N4)으로도 형성할 수 있다.Next, an upper interlayer insulating layer 290 is formed on the semiconductor substrate having the intermediate electrode extension 244, the intermediate electrode body 248, and the lower dielectric layer pattern 235, and the upper interlayer insulating layer 290 is formed of SiO. It is preferable to form a low-k material having a specific dielectric constant lower than 2 or a silicon oxide film (SiO 2 ). The upper interlayer insulating layer 290 may also be formed of silicon nitride (Si 3 N 4 ).

도 8 을 참조하면, 상기 상부/ 하부 층간절연막들(290, 200)을 연속적으로 관통해서 하부 배선(150)을 노출시킴과 동시에 상부 층간절연막(290)을 관통해서 커패시터(280)를 노출시키는 복수 개의 접속홀(300)들을 형성한다. 상기 접속홀(300)들은 각각이 접속홀 플러그(310)로 채워지는데, 상기 접속홀 플러그(310)는 알루미늄(Al), 텅스텐(W) 및 구리(Cu) 중의 선택된 하나의 물질 또는 이들의 조합 막으로 형성한다. Referring to FIG. 8, a plurality of openings of the upper and lower interlayer insulating films 290 and 200 continuously expose the lower wiring 150, and simultaneously expose the capacitor 280 through the upper interlayer insulating film 290. Connection holes 300 are formed. Each of the connection holes 300 may be filled with a connection hole plug 310, and the connection hole plug 310 may be a material selected from aluminum (Al), tungsten (W), and copper (Cu), or a combination thereof. Form into a film.

상기 접속홀 플러그(310)들의 상면과 접촉되어 상부 층간절연막(290)의 상면에 제 1 및 제 2 상부 배선(320, 325)들을 형성하는데, 상기 상부 배선(320, 325)들은 베리어 메탈(Barrier Metal) 막, 알루미늄(Al) 막 및 구리(Cu) 막 중의 선택된 하나의 막 또는 이들의 조합 막으로 형성하고, 상기 베리어 메탈 막은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 막으로 형성한다. 이때에, 상기 상부 배선(320, 325)들 중의 선택된 하나(320) 및 하부 배선(150)과 함께 커패시터(280)의 상부 전극(265)은 하나의 접속홀 플러그(310)를 통해서 전기적으로 접속시키고, 그 나머지(325)는 다른 접속홀 플러그(310)를 통해서 커패시터(280)의 중간 전극(245)에 연결한다.First and second upper interconnections 320 and 325 are formed on the upper surface of the upper interlayer insulating layer 290 by contacting the upper surfaces of the connection hole plugs 310, and the upper interconnections 320 and 325 are barrier metals. Metal) film, an aluminum (Al) film and a copper (Cu) film, or a combination of any one selected from the film, the barrier metal film is selected from Ti, TiN, Ta, TaN, Ru, WN material or It is formed by their combination film. At this time, the upper electrode 265 of the capacitor 280 together with the selected one 320 and the lower wiring 150 of the upper wiring (320, 325) is electrically connected through one connection hole plug 310 The rest 325 is connected to the intermediate electrode 245 of the capacitor 280 through the other connection hole plug 310.

상술한 바와 같이, 본 발명은 커패시터 홀 및 그 홀 내에 형성된 다층구조를 사용해서 커패시터의 면적을 증가하여 디자인 룰의 축소 및 누설전류에 대응할 수 있는 커패시터를 갖는다. 이를 통해서, 상기 커패시터를 갖는 반도체 장치는 구동 동안 커패시터에 저장된 데이터의 손실에 대처해서 데이터 값의 특성을 장시간 유지하여 반도체 장치의 사용자에게 인가된 신호에 동기되어 그 값을 나타내 줄 수 있다.As described above, the present invention uses a capacitor hole and a multilayer structure formed in the hole to increase the area of the capacitor, thereby having a capacitor capable of responding to a reduction in design rule and leakage current. In this way, the semiconductor device having the capacitor may display the value in synchronization with a signal applied to a user of the semiconductor device by maintaining the characteristic of the data value for a long time in response to the loss of data stored in the capacitor during driving.

도 1 은 본 발명에 따른 반도체 장치를 보여주는 배치도.1 is a layout view showing a semiconductor device according to the present invention.

도 2 내지 도 8 은 도 1 의 절단선 Ⅰ- Ⅰ' 를 따라서 취한 반도체 장치의 제조방법을 보여주는 단면도들.2 to 8 are cross-sectional views showing a method for manufacturing a semiconductor device taken along the cutting line I-I 'of FIG.

Claims (5)

반도체 기판 상에 형성된 하부배선;A lower wiring formed on the semiconductor substrate; 상기 하부배선 및 상기 반도체 기판을 덮는 하부 층간절연막;A lower interlayer insulating film covering the lower wiring and the semiconductor substrate; 상기 하부 층간절연막을 관통하여 상기 하부배선을 노출시키는 적어도 하나의 커패시터 홀;At least one capacitor hole penetrating the lower interlayer insulating film to expose the lower wiring; 상기 노출된 하부배선 및 상기 커패시터 홀의 측벽을 덮는 실린더 형의 하부 전극;A cylindrical lower electrode covering the exposed lower wiring and sidewalls of the capacitor hole; 상기 하부 전극 및 상기 커패시터 홀 주변의 상기 하부 층간절연막을 덮는 실린더 형의 하부 유전막 패턴;A cylindrical lower dielectric layer pattern covering the lower electrode and the lower interlayer insulating layer around the capacitor hole; 상기 하부 유전막 패턴을 덮고 커패시터 홀 내에 형성된 실린더 형의 중간전극 본체;A cylindrical intermediate electrode body covering the lower dielectric layer pattern and formed in a capacitor hole; 상기 중간전극 본체로부터 연장되어 상기 하부 층간절연막 상의 하부 유전막 패턴을 덮는 중간전극 연장부;An intermediate electrode extension part extending from the intermediate electrode body to cover the lower dielectric layer pattern on the lower interlayer insulating layer; 상기 중간전극 본체를 덮는 실린더 형의 상부 유전막 패턴;A cylindrical upper dielectric layer pattern covering the intermediate electrode body; 상기 상부 유전막 패턴을 덮는 실린더 형의 상부전극;A cylindrical upper electrode covering the upper dielectric layer pattern; 상기 상부전극을 갖는 반도체 기판의 전면 상에 형성된 상부 층간절연막;An upper interlayer insulating film formed on the entire surface of the semiconductor substrate having the upper electrode; 상기 상부 층간절연막 상에 배치되고 상기 하부배선 및 상기 상부전극에 전기적으로 연결된 제 1 상부배선; 및 A first upper interconnection disposed on the upper interlayer insulating layer and electrically connected to the lower interconnection and the upper electrode; And 상기 상부 층간절연막 상에 배치되고 상기 중간전극 연장부에 전기적으로 연결된 제 2 상부배선을 포함하는 반도체 장치.And a second upper wiring disposed on the upper interlayer insulating layer and electrically connected to the intermediate electrode extension. 제 1 항에 있어서,The method of claim 1, 상기 하부 및 상부 층간절연막들은 SiO2 보다 비 유전률이 낮은 Low-k 물질을 포함하는 것이 특징인 반도체 장치.And the lower and upper interlayer insulating films include a low-k material having a lower dielectric constant than SiO 2 . 제 1 항에 있어서,The method of claim 1, 상기 하부/ 상부 전극들, 상기 중간 전극 본체 및 상기 중간 전극 연장부는 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질 또는 그들의 조합 막인 것을 특징으로 하는 반도체 장치.And the lower / upper electrodes, the intermediate electrode body, and the intermediate electrode extension are one selected from Ti, TiN, Ta, TaN, Ru, and WN, or a combination thereof. 제 1 항에 있어서,The method of claim 1, 상기 하부 유전막 패턴 및 상기 상부 유전막 패턴은 Ta2O5, Al2O3 , HfO2, ZrO2, La2O3, BST, ST, TiO2 중의 선택된 하나의 막 또는 이들의 조합 막인 것을 특징으로 하는 반도체 장치.The lower dielectric layer pattern and the upper dielectric layer pattern may be one selected from Ta 2 O 5 , Al 2 O 3 , HfO 2 , ZrO 2 , La 2 O 3 , BST, ST, TiO 2 , or a combination thereof. Semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 하부 및 상기 제 1/ 제 2 상부 배선들은 Ti, TiN, Ta, TaN, Ru, WN 중의 선택된 하나의 물질과 Al 또는 Cu 중의 선택된 하나의 물질이 차례로 적층된 조합 막인 것을 특징으로 하는 반도체 장치.And the lower and first and second upper interconnections are a combination film in which a selected material of Ti, TiN, Ta, TaN, Ru, WN and a selected material of Al or Cu are sequentially stacked.
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