KR20050028511A - Method of forming gate electrode - Google Patents
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Abstract
Description
본 발명은 반도체 제조 방법에 관한 것으로 좀 더 상세하게는 게이트 전극의 형성 방법에 관한 것이다. The present invention relates to a semiconductor manufacturing method, and more particularly, to a method of forming a gate electrode.
반도체 소자가 고집적화됨에 따라 게이트 전극의 폭도 작아지게 되었다. 따라서 게이트 전극의 전기저항이 증가하게 되고, 이를 해결하기 위하여 게이트전극의 일부를 저항이 매우 낮은 금속으로 대체하게 되었다. 금속을 게이트 전극에 사용하기 위해서는 폴리실리콘막과의 계면저항을 감소시키기 위해 금속실리사이드막을 필요로 하며 또한 불순물의 확산을 방지하기 위한 베리어막으로서 금속질화막을 필요로 한다. As semiconductor devices have been highly integrated, the width of gate electrodes has also decreased. Therefore, the electrical resistance of the gate electrode is increased, and to solve this problem, a part of the gate electrode is replaced with a metal having a very low resistance. In order to use the metal for the gate electrode, a metal silicide film is required to reduce interfacial resistance with the polysilicon film, and a metal nitride film is required as a barrier film to prevent diffusion of impurities.
도 1은 종래기술에 따른 게이트 전극의 단면도를 나타낸다.1 shows a cross-sectional view of a gate electrode according to the prior art.
도 1을 참조하면, 반도체 기판(1) 상에 게이트 절연막(3), 폴리실리콘막(5), 금속실리사이드막(7), 금속질화막(9) 및 순수금속막(11)을 차례로 형성한다. 캐핑막 패턴(13)을 이용하여 상기 막들(11, 9, 7, 5, 3)을 차례로 패터닝하여 게이트 전극을 형성한다. 상기 금속함유막들(7, 9, 11)에서 금속은 텅스텐일 수 있다. 상기 금속이 텅스텐일 경우 텅스텐실리사이드막은 WSiX 구조를 갖으며 X는 일반적으로 2.6이상이다. 상기 패터닝과정에서 발생하는 상기 반도체 기판(1)의 식각 손상등을 치유하기 위하여 게이트 재산화 공정을 실시한다. 이때 상기 폴리실리콘막(5)과 상기 반도체 기판(1)의 표면을 덮는 재산화막(16)이 형성되는 동시에 상기 금속실리사이드막내의 실리콘성분이 산화되어 금속실리사이드산화막(15)이 형성된다. 상기 금속실리사이드산화막(15)은 도 1과 같이 상기 게이트 전극 측단 밖으로 돌출되어 후속의 이온주입 공정을 진행할때 그리고 스페이서(17)를 형성할 때, 프로파일 특성을 나쁘게 한다. 더나아가 후속의 층간절연막 형성 공정시 게이트 패턴들 사이의 공간을 좁게 하여 갭필 특성을 나쁘게 하여 보이드등이 형성될 수 있다. 이는 반도체 소자의 신뢰성을 저하시킨다.Referring to FIG. 1, a gate insulating film 3, a polysilicon film 5, a metal silicide film 7, a metal nitride film 9, and a pure metal film 11 are sequentially formed on a semiconductor substrate 1. The layers 11, 9, 7, 5 and 3 are sequentially patterned using the capping layer pattern 13 to form a gate electrode. In the metal-containing films 7, 9, and 11, the metal may be tungsten. When the metal is tungsten, the tungsten silicide film has a WSi X structure and X is generally 2.6 or more. A gate reoxidation process is performed to heal etching damage and the like of the semiconductor substrate 1 generated during the patterning process. At this time, the polysilicon film 5 and the reoxidation film 16 covering the surface of the semiconductor substrate 1 are formed, and the silicon component in the metal silicide film is oxidized to form the metal silicide oxide film 15. The metal silicide oxide film 15 protrudes out of the gate electrode side end as shown in FIG. 1 to deteriorate profile characteristics during the subsequent ion implantation process and when forming the spacer 17. Further, in the subsequent interlayer insulating film forming process, voids may be formed by narrowing the space between the gate patterns to deteriorate the gap fill characteristic. This lowers the reliability of the semiconductor device.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 금속실리사이드산화막의 측단이 게이트 전극의 측단으로 부터 과도하게 돌출되지 않도록 형성할 수 있는 게이트 전극의 형성 방법을 제공하는데 있다. Accordingly, in order to solve the above problem, the technical problem of the present invention is to provide a method of forming a gate electrode that can be formed so that the side end of the metal silicide oxide film does not protrude excessively from the side end of the gate electrode.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 게이트 전극의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 게이트 절연막, 폴리실리콘막, 금속실리사이드막, 금속질화막 및 순수금속막을 차례로 형성한다. 상기 순수금속막, 상기 금속질화막, 상기 금속실리사이드막 및 상기 폴리실리콘막을 차례대로 패터닝하여 차례로 적층된 폴리실리콘막 패턴, 금속실리사이드막 패턴, 금속질화막 패턴 및 순수금속막 패턴으로 이루어지는 게이트 전극을 형성한다. 그리고 게이트 재산화 공정을 실시한다. 여기서 상기 게이트 재산화 공정시 상기 금속실리사이드막 패턴의 가장자리가 산화되어 금속실리사이드산화막이 형성되되, 상기 금속실리사이드산화막의 단부는 상기 게이트전극의 측단과 정렬되도록 형성되는 것을 특징으로 한다. In order to achieve the above technical problem, a method of forming a gate electrode according to the present invention is as follows. First, a gate insulating film, a polysilicon film, a metal silicide film, a metal nitride film, and a pure metal film are sequentially formed on a semiconductor substrate. Patterning the pure metal film, the metal nitride film, the metal silicide film, and the polysilicon film in order to form a gate electrode including a polysilicon film pattern, a metal silicide film pattern, a metal nitride film pattern, and a pure metal film pattern that are sequentially stacked. . And gate reoxidation process is performed. The metal silicide oxide layer may be formed by oxidizing an edge of the metal silicide layer pattern during the gate reoxidation process, and an end of the metal silicide oxide layer may be aligned with a side end of the gate electrode.
상기 방법에 있어서, 상기 금속실리사이드막은 텅스텐실리사이드(WSiX)로 이루어질 수 있으며, 불화텅스텐(WF6) 가스와 실레인(SiH4) 가스를 소스가스로 공급하여 형성될 수 있다.In the above method, the metal silicide layer may be formed of tungsten silicide (WSi X ), and may be formed by supplying tungsten fluoride (WF 6 ) gas and silane (SiH 4 ) gas as a source gas.
상기 텅스텐실리사이드(WSiX)에서 X는 0.1~2.4일 수 있다. 여기서 상기 텅스텐실리사이드막에 함유된 실리콘의 함량이 낮으므로 산화되는 정도도 낮아 후속의 재산화 공정을 진행한다 할지라도 과도하게 돌출되지 않는다. X in the tungsten silicide (WSi X ) may be 0.1 ~ 2.4. Since the content of silicon contained in the tungsten silicide film is low, the degree of oxidation is low, so that it does not protrude excessively even if a subsequent reoxidation process is performed.
상기 방법에 있어서, 상기 재산화공정을 실시하기전에, 상기 금속실리사이드막 패턴의 가장자리의 일부를 식각으로 제거할 수 있다. 이때 상기 식각은 습식으로 진행되며 불산과 탈이온수의 혼합 용액을 이용하여 진행될 수 있다. 상기 혼합용액은 상기 불산과 상기 탈이온수가 1:200의 비율로 혼합되어 이루어질 수 있다. 여기서, 재산화 공정 전에 금속실리사이드막의 가장자리 일부가 제거되고 후속의 금속실리사이드산화막이 상기 금속실리사이드막이 제거된 부분을 채우도록 형성되므로 상기 금속실리사이드산화막이 게이트 전극 밖으로 돌출되지 않는다. In the method, a portion of the edge of the metal silicide film pattern may be removed by etching before performing the reoxidation process. In this case, the etching may be performed in a wet manner and may be performed using a mixed solution of hydrofluoric acid and deionized water. The mixed solution may be formed by mixing the hydrofluoric acid and the deionized water in a ratio of 1: 200. Here, the metal silicide oxide film does not protrude out of the gate electrode because a part of the edge of the metal silicide film is removed before the reoxidation process and a subsequent metal silicide oxide film is formed to fill the portion where the metal silicide film is removed.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. If it is mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
<실시예 1><Example 1>
도 2 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 게이트 전극을 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.2 to 4 are cross-sectional views sequentially illustrating a method of forming a gate electrode according to an exemplary embodiment of the present invention.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)은 열산화공정등에 의해 열산화막으로 형성될 수 있다. 상기 게이트절연막(102) 상에 폴리실리콘막(104), 금속실리사이드막(106), 금속질화막(108) 및 순수금속막(110)을 차례대로 적층한다. 상기 막들(110, 108, 106, 104)은 화학기상증착(Chemical vapor deposition)등을 이용하여 형성될 수 있다. 상기 폴리실리콘막(104)은 예를 들면 800Å의 두께로 형성될 수 있다. 상기 금속실리사이드막(106), 금속질화막(108) 및 순수금속막(110)에서 상기 금속은 텅스텐, 구리, 알루미늄, 티타늄 및 탄탈륨을 포함하는 그룹에서 선택되는 하나 선택될 수 있으며 바람직하게는 텅스텐이다. 상기 금속이 텅스텐일 경우, 텅스텐실리사이드막(106)은 불화텅스텐(WF6)과 실레인(SiH4)가스를 소스가스로 공급하여 300~500℃의 온도에서 0.5~1Torr의 압력에서 예를 들면 50Å의 두께로 형성될 수 있다. 상기 텅스텐실리사이드막(106)은 WSiX의 구조를 갖으며 이때 상기 X는 2.6 이상일 수 있다. 상기 X가 2.6이상이 되기 위하여 상기 불화텅스텐은 예를 들면 3.7sccm 그리고 상기 실레인은 예를 들면 400sccm이 공급될 수 있다. 텅스텐질화막(108)은 불화텅스텐과 암모니아를 소스가스로 공급하여 예를 들면 50Å의 두께로 형성할 수 있다. 순수텅스텐막(110)은 예를 들면 500Å의 두께로 형성될 수 있다. 상기 순수금속막(110) 상에 캐핑막을 적층하고 패터닝하여 캐핑막 패턴(112)을 형성한다. 상기 캐핑막은 바람직하게는 실리콘질화막으로 형성할 수 있다.Referring to FIG. 2, a gate insulating layer 102 is formed on a semiconductor substrate 100. The gate insulating layer 102 may be formed as a thermal oxide film by a thermal oxidation process. The polysilicon film 104, the metal silicide film 106, the metal nitride film 108, and the pure metal film 110 are sequentially stacked on the gate insulating film 102. The films 110, 108, 106, and 104 may be formed using chemical vapor deposition or the like. The polysilicon film 104 may be formed to a thickness of, for example, 800 kPa. In the metal silicide film 106, the metal nitride film 108 and the pure metal film 110, the metal may be selected from the group consisting of tungsten, copper, aluminum, titanium and tantalum, preferably tungsten. . When the metal is tungsten, the tungsten silicide film 106 supplies tungsten fluoride (WF 6 ) and silane (SiH 4 ) gas as the source gas, for example, at a pressure of 0.5 to 1 Torr at a temperature of 300 to 500 ° C. It may be formed to a thickness of 50Å. The tungsten silicide layer 106 has a structure of WSi X , where X may be 2.6 or more. In order for X to be 2.6 or more, the tungsten fluoride may be supplied with, for example, 3.7 sccm and the silane, for example, 400 sccm. The tungsten nitride film 108 may be formed to a thickness of 50 kPa by supplying tungsten fluoride and ammonia as a source gas. The pure tungsten film 110 may be formed to a thickness of, for example, 500 kPa. A capping film pattern 112 is formed by stacking and patterning a capping film on the pure metal film 110. The capping film may be preferably formed of a silicon nitride film.
상기 캐핑막 패턴(112)을 식각마스크로 이용하여 상기 막들(110, 108, 106, 104)을 차례대로 식각한다. 이때 각각의 막들의 특성에 맞는 식각 가스들을 차례대로 공급하여 진행할 수 있다. 즉, 순수텅스텐막(110), 텅스텐질화막(108) 및 텅스텐실리사이드막(106)은 예를 들면 50℃의 온도와 4~10mTorr의 압력에서 염소, 질화불소(NF3), 산소 및 질소를 포함하는 그룹에서 선택되는 적어도 하나의 가스를 사용하여 식각할 수 있다. 상기 폴리실리콘막(104)은 50℃의 온도와 20mTorr의 압력에서 수소화브롬(HBr)과 산소를 사용하여 식각할 수 있다. 이때 상기 게이트 절연막(102)도 식각되어 상기 반도체 기판(100)이 노출될 수 있다.The layers 110, 108, 106, and 104 are sequentially etched using the capping layer pattern 112 as an etching mask. At this time, the etching gases suitable for the characteristics of the respective films may be sequentially supplied. That is, the pure tungsten film 110, the tungsten nitride film 108 and the tungsten silicide film 106 contain chlorine, fluorine nitride (NF 3 ), oxygen and nitrogen at a temperature of 50 ° C. and a pressure of 4-10 mTorr, for example. Etching may be performed using at least one gas selected from the group. The polysilicon film 104 may be etched using bromine hydride (HBr) and oxygen at a temperature of 50 ° C. and a pressure of 20 mTorr. In this case, the gate insulating layer 102 may also be etched to expose the semiconductor substrate 100.
도 3을 참조하면, 상기 금속실리사이드막(106)의 가장자리의 일부를 식각으로 제거한다. 상기 금속실리사이드막(106)이 텅스텐실리사이드막이면 상기 식각은 탈이온수와 불산의 혼합용액을 이용하는 습식식각으로 진행될 수 있다. 이때 상기 탈이온수와 불산의 혼합 비율은 상기 탈이온수 대 상기 불산이 바람직하게는 200:1이다. 상기 습식 식각은 20~30℃의 온도에서 예를 들면 60초동안 진행될 수 있다. 따라서, 상기 식각으로 상기 폴리실리콘막(104)과 상기 금속질화막(108) 사이에 상기 폴리실리콘막(104)의 폭보다 적은 폭을 갖는 축소된 금속실리사이드막 패턴(106')가 남는다. Referring to FIG. 3, a portion of the edge of the metal silicide layer 106 is removed by etching. When the metal silicide layer 106 is a tungsten silicide layer, the etching may be performed by wet etching using a mixed solution of deionized water and hydrofluoric acid. At this time, the mixing ratio of the deionized water and the hydrofluoric acid is preferably deionized water to the hydrofluoric acid is 200: 1. The wet etching may be performed at, for example, 60 seconds at a temperature of 20 to 30 ° C. Accordingly, the etching reduces the metal silicide layer pattern 106 ′ having a width smaller than that of the polysilicon layer 104 between the polysilicon layer 104 and the metal nitride layer 108.
도 4를 참조하면, 게이트 전극을 형성하기 위한 패터닝 공정에서 발생할 수 있는 상기 반도체 기판(100)과 상기 게이트 전극의 측벽의 식각 손상을 치유하기 위하여 재산화 공정을 실시한다. 상기 재산화 공정은 예를 들면 850℃의 온도와 200Torr의 압력에서 수증기와 수소 가스를 공급하여 진행될 수 있다. 상기 재산화 공정으로 상기 반도체 기판(100)과 상기 폴리실리콘막(104)의 표면에 재산화막(115)이 형성되는 동시에 상기 축소된 금속실리사이드 패턴(106')의 표면에 금속실리사이드산화막(114)이 형성된다. 이때 상기 금속실리사이드산화막(114)은 상기 금속실리사이드막이 제거된 부분을 채우되 상기 게이트 전극의 측단 밖으로 돌출되지 않고 정렬되도록 형성된다. Referring to FIG. 4, a reoxidation process is performed to heal etch damage between the semiconductor substrate 100 and sidewalls of the gate electrode, which may occur in a patterning process for forming a gate electrode. The reoxidation process can be carried out, for example, by supplying water vapor and hydrogen gas at a temperature of 850 ° C. and a pressure of 200 Torr. In the reoxidation process, a reoxidation film 115 is formed on the surfaces of the semiconductor substrate 100 and the polysilicon film 104, and a metal silicide oxide film 114 is formed on the surface of the reduced metal silicide pattern 106 ′. Is formed. In this case, the metal silicide oxide layer 114 is formed to fill the portion from which the metal silicide layer is removed, but is aligned without protruding out of the side end of the gate electrode.
상기 방법에 있어서, 재산화 공정 전에 금속실리사이드막의 가장자리 일부가 제거되고 후속의 금속실리사이드산화막이 상기 금속실리사이드막이 제거된 부분을 채우도록 형성되므로 상기 금속실리사이드산화막이 종래와 같이 게이트 전극 밖으로 돌출되지 않는다. In the above method, the portion of the edge of the metal silicide film is removed before the reoxidation process and a subsequent metal silicide oxide film is formed to fill the portion from which the metal silicide film is removed, so that the metal silicide oxide film does not protrude out of the gate electrode as conventionally.
<실시예 2><Example 2>
도 5 및 도 6은 본 발명의 바람직한 다른 실시예에 따른 게이트 전극을 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.5 and 6 are cross-sectional views sequentially illustrating a method of forming a gate electrode according to another exemplary embodiment of the present invention.
도 5를 참조하면, 금속실리사이드막을 제외하고 도 2와 동일하게 반도체 기판(100) 상에 게이트 절연막(102), 폴리실리콘막(104), 금속질화막(108), 순수금속막(110) 및 캐핑막 패턴(112)을 형성한다. 본 실시예에서는 상기 금속질화막(108)을 형성하기 전에 금속실리사이드막(105)을 형성할 때 소스가스에서 실레인의 비율을 감소시켜 형성된 금속실리사이드막(105) 내의 실리콘의 함율을 낮추고자 한다. 따라서 후속의 재산화 공정시에 금속실리사이드막(105)이 종래보다 덜 산화되도록 하는데 목적이 있다. 상기 금속이 텅스텐일 경우, 상기 금속실리사이드막(105)은 텅스텐실리사이드(WSiX)이며 이때 X는 2.4이하로 실시예 1의 2.6이상인 수치보다 낮다. X가 2.4이하가 되기 위하여 상기 텅스텐실리사이드막(105)은 불화텅스텐이 예를 들면 4.7sccm 그리고 실레인이 예를 들면 100sccm이 소스가스로 공급되고 예를 들면 400℃의 온도와 0.8Torr의 압력에서 형성될 수 있다.Referring to FIG. 5, the gate insulating film 102, the polysilicon film 104, the metal nitride film 108, the pure metal film 110, and the cathode may be formed on the semiconductor substrate 100 in the same manner as in FIG. 2 except for the metal silicide film. Ping film pattern 112 is formed. In the present embodiment, when the metal silicide film 105 is formed before the metal nitride film 108 is formed, the ratio of silane in the source gas is reduced to decrease the content of silicon in the metal silicide film 105 formed. It is therefore an object of the metal silicide film 105 to be less oxidized in the subsequent reoxidation process than in the prior art. When the metal is tungsten, the metal silicide film 105 is tungsten silicide (WSi X ), where X is 2.4 or less, which is lower than the numerical value of 2.6 or more in Example 1. The tungsten silicide film 105 has tungsten fluoride, for example 4.7 sccm, and silane, for example 100 sccm, as the source gas, so that X is 2.4 or less, for example, at a temperature of 400 ° C. and a pressure of 0.8 Torr. Can be formed.
도 6을 참조하면, 도 3과 같이 금속실리사이드막의 가장자리를 식각하지 않고 재산화 공정을 실시한다. 따라서 반도체 기판(100)과 폴리실리콘막(104)의 표면에 재산화막(115)이 형성되는 동시에 상기 금속실리사이드막(105)의 측벽에 금속실리사이드산화막(113)이 형성된다. 그러나 상기 금속실리사이드막(105)에 함유된 실리콘의 함량이 낮으므로 산화되는 정도도 낮아 종래와 같이 과도하게 돌출되지 않는다. Referring to FIG. 6, the reoxidation process is performed without etching the edges of the metal silicide film as shown in FIG. 3. Accordingly, the reoxidation film 115 is formed on the surfaces of the semiconductor substrate 100 and the polysilicon film 104, and the metal silicide oxide film 113 is formed on the sidewalls of the metal silicide film 105. However, since the content of silicon contained in the metal silicide layer 105 is low, the degree of oxidation is also low and does not protrude excessively.
본 실시예에서 텅스텐실리사이드의 막성분의 실리콘 비율을 제외하고, 다른 막들의 종류, 형성 방법, 식각 공정 및 재산화 공정등의 모든 공정 조건은 실시예 1과 동일하다.Except for the silicon ratio of the film component of tungsten silicide in this embodiment, all the process conditions such as the type of film, formation method, etching process and reoxidation process are the same as in Example 1.
본 명세서에서 예시되지는 않았지만, 실시예 2와 같이 금속실리사이드막에서 실리콘 성분을 적게 만들고 실시예 1과 같이 금속실리사이드막의 가장자리 일부를 제거한후 재산화 공정을 진행하는, 즉 실시예 1과 실시예 2의 결합 형태도 하나의 다른 실시예가 될 수 있다. Although not illustrated in the present specification, as in Example 2, the silicon component is made less in the silicon silicide layer, and as shown in Example 1, the portion of the edge of the metal silicide layer is removed, followed by the reoxidation process, that is, Example 1 and Example 2 The combined form of may also be another embodiment.
따라서, 본 발명에 따른 게이트 전극의 형성 방법에 따르면 종래와 같이 금속실리사이드 산화막이 과도하게 돌출되지 않아 반도체 소자의 신뢰성이 저하되는 것을 방지할 수 있다.Therefore, according to the method for forming the gate electrode according to the present invention, it is possible to prevent the metal silicide oxide film from excessively protruding as in the prior art, thereby reducing the reliability of the semiconductor device.
도 1은 종래기술에 따른 게이트 전극의 단면도를 나타낸다.1 shows a cross-sectional view of a gate electrode according to the prior art.
도 2 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 게이트 전극을 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.2 to 4 are cross-sectional views sequentially illustrating a method of forming a gate electrode according to an exemplary embodiment of the present invention.
도 5 및 도 6은 본 발명의 바람직한 다른 실시예에 따른 게이트 전극을 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.5 and 6 are cross-sectional views sequentially illustrating a method of forming a gate electrode according to another exemplary embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 100: 반도체 기판 3, 102: 게이트 절연막1, 100: semiconductor substrate 3, 102: gate insulating film
5, 104: 폴리실리콘막 7, 105, 106, 106': 금속실리사이드막5, 104: polysilicon film 7, 105, 106, 106 ': metal silicide film
9, 108: 금속질화막 11, 110: 순수금속막9, 108: metal nitride film 11, 110: pure metal film
13, 112: 캐핑막 15, 113, 114:금속실리사이드산화막13, 112: capping film 15, 113, 114: metal silicide oxide film
16, 115: 재산화막 17:스페이서16, 115: Property curtain 17: Spacer
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| KR100642761B1 (en) * | 2005-09-07 | 2006-11-10 | 삼성전자주식회사 | Semiconductor device and fabrication method for the same |
| KR100745398B1 (en) * | 2006-05-19 | 2007-08-02 | 삼성전자주식회사 | Method for forming tungsten pattern and method for manufacturing semiconductor device using the same |
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2003
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