KR100559988B1 - Semiconductor device and its fabricating method - Google Patents

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Abstract

본 발명은 콘택홀 내에 구비되는 확산방지막의 전기적 특성을 개선한 반도체 소자 및 그 제조방법에 관한 것으로서, The present invention relates to a semiconductor device having improved electrical characteristics of a diffusion barrier film provided in a contact hole and a method of manufacturing the same.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 층간절연막을 형성하고 상기 층간절연막의 일부 영역에 콘택홀을 형성하는 단계;와, 상기 콘택홀을 포함한 기판 상에 실리콘막을 적층하는 단계;와, 상기 실리콘막을 상기 콘택홀의 측벽에 스페이서 형태로 남도록 패터닝하는 단계;와, 상기 콘택홀 측벽의 실리콘막을 실리콘 질화막으로 변환시키는 단계;와, 상기 실리콘 질화막을 포함한 기판 전면 상에 TiN층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate and forming a contact hole in a portion of the interlayer insulating film; and laminating a silicon film on a substrate including the contact hole; and Patterning the silicon film to remain in the form of a spacer on the sidewalls of the contact hole; converting the silicon film on the sidewall of the contact hole into a silicon nitride film; and forming a TiN layer on the entire surface of the substrate including the silicon nitride film. Characterized in that comprises a.

콘택홀, 장벽금속층, 확산방지막Contact hole, barrier metal layer, diffusion barrier

Description

반도체 소자 및 그 제조방법{Semiconductor device and its fabricating method} Semiconductor device and its fabrication method             

도 1은 종래의 확산방지막 및 텅스텐층 매립 공정을 설명하기 위한 구조 단면도.1 is a cross-sectional view illustrating a conventional diffusion barrier and tungsten layer filling process.

도 2는 본 발명의 반도체 소자의 구조를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a structure of a semiconductor device of the present invention.

도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

201 : 반도체 기판 202 : 소자분리막201: semiconductor substrate 202: device isolation film

203 : 게이트 절연막 204 : 게이트 전극203: gate insulating film 204: gate electrode

205 : 스페이서 206 : 실리사이드205: spacer 206: silicide

207 : 층간절연막 210 : 제 1 확산방지막207: interlayer insulating film 210: first diffusion barrier film

211 : 제 2 확산방지막 212 : 플러그211: second diffusion barrier 212: plug

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 콘택홀 내에 구비되는 확산방지막의 전기적 특성을 개선한 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device and a method of manufacturing the semiconductor device having improved electrical characteristics of the diffusion barrier film provided in the contact hole.

최근, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면 게이트 금속과 금속 배선을 콘택시키거나 소스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체소자의 동작 속도가 늦어지게 된다. 따라서, 반도체 소자의 특성 개선을 이루기 위해서는 금속 배선의 저항과 반도체 소자의 동작 속도 향상이라는 상충되는 두 가지 인자의 조화가 요구된다.In recent years, as the integration of semiconductor devices increases, the design rules of semiconductor devices become finer, and thus the source / drain size of the MOS transistor, the line width of the gate electrode, and the line width of the metal wiring are reduced. In particular, when the line width of the metal wiring is reduced, the size of the contact hole for contacting the gate metal and the metal wiring or contacting the source / drain and the metal wiring is also reduced. In this case, since the contact resistance of the gate electrode and the metal wiring increases, the resistance of the metal wiring increases, and eventually, the operation speed of the semiconductor device becomes slow. Therefore, in order to improve the characteristics of the semiconductor device, a combination of two conflicting factors, the resistance of the metal wiring and the operation speed of the semiconductor device, is required.

최근에 미세 선폭을 구현하기 위한 한 방법으로서 화학적 기상 증착(Chemical Vapor Deposition) 공정에 의한 텅스텐층 매립 방법이 도입되었다. 이 방법은 콘택홀을 텅스텐층으로 매립한 후 상기 텅스텐층의 상부에 알루미늄 재질의 상호연결을 형성해주는 금속배선 형성방법을 주로 이용하고 있다.Recently, a method of embedding a tungsten layer by a chemical vapor deposition process has been introduced as a method for realizing fine line width. This method mainly uses a metal wiring forming method in which a contact hole is filled with a tungsten layer and then an aluminum interconnect is formed on top of the tungsten layer.

상기 텅스텐층 매립 공정에 있어서 실리콘 기판이나 다결정 실리콘 재질의 배선을 일부 노출시키는 콘택홀의 경우, 층간절연막의 일부분에 콘택홀을 형성한 후에 상기 콘택홀 및 상기 층간절연막 상에 텅스텐층을 적층할 때 반응 챔버의 내부로 주입되는 반응가스, 예를 들어 WF6 가스의 불소(F) 성분에 의한 손상을 방지하고 아울러 상기 콘택홀에서의 안정된 티타늄 실리사이드를 형성하기 위해 상기 콘택홀에 Ti/TiN 막을 미리 적층한다. 마찬가지로, 비아홀의 경우에도 층간절연막의 일부분에 비아홀을 형성한 후에 상기 비아홀 및 상기 층간절연막 상에 텅스텐층을 적층하기 전에 상기 비아홀에 Ti/TiN 막을 적층한다.In the case of the contact hole exposing a part of a silicon substrate or a polycrystalline silicon wire in the tungsten layer embedding process, a reaction hole is formed when a tungsten layer is deposited on the contact hole and the interlayer insulating film after forming a contact hole in a part of the interlayer insulating film. Ti / TiN film is pre-laminated in the contact hole in order to prevent damage caused by the fluorine (F) component of the reaction gas injected into the chamber, for example, WF 6 gas and to form stable titanium silicide in the contact hole. do. Similarly, in the case of the via hole, after the via hole is formed in a part of the interlayer insulating film, a Ti / TiN film is deposited in the via hole before the tungsten layer is deposited on the via hole and the interlayer insulating film.

상기 콘택홀이나 비아홀 등의 접촉홀에서의 Ti/TiN 막은 확산방지막의 역할을 담당하는데, 텅스텐은 실리콘이나 산화막과의 접촉성이 약한 반면, TiN막이나 TiW 막 상에서 양호하게 성장하는 특성을 갖기 때문에 Ti/TiN의 이중막을 통상적으로 확산방지막으로 사용한다.The Ti / TiN film in the contact hole such as the contact hole or the via hole plays a role of the diffusion barrier film, whereas tungsten has a weak contact with silicon or oxide film, but has a good growth property on the TiN film or TiW film. A double film of Ti / TiN is usually used as the diffusion barrier.

한편, 확산방지막 형성 방법으로 주로 스퍼터링 공정이 이용되었으나, 반도체소자의 고집적화가 진행됨에 따라 콘택홀의 사이즈 감소 및 장경비(Aspect ratio)가 증가하게 되어 기존의 스퍼터링 방법에 의한 Ti/TiN 막의 증착 공정이 한계점에 이르게 되었다.On the other hand, the sputtering process was mainly used as a method of forming the diffusion barrier, but as the integration of semiconductor devices progressed, the size of the contact hole decreased and the aspect ratio increased. The limit has been reached.

최근, 상기와 같은 기존의 스퍼터링 공정을 대체하는 이온 금속 플라즈마(Ionized Metal Plasma) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법에 의한 Ti층 증착과 금속유기화학기상증착(Metal Organic Chemical Vapor Deposition, 이하 MOCVD라 칭함) 방법에 의한 TiN 증착을 적용한 방법이 사용되는 추세이다.Recently, Ti layer deposition and Metal Organic Chemical Vapor Deposition (hereinafter referred to as MOCVD) by an ionized metal plasma (Ionized Metal Plasma) method or a collimator sputtering method replacing the conventional sputtering process as described above TiN deposition by the method is a trend that is applied.

종래의 확산방지막 및 텅스텐층 매립 공정을 도면을 참조하여 간략히 설명하면 다음과 같다. 도 1에 도시한 바와 같이, 반도체 기판(101)의 층간절연막(102)의 일부분에 상기 반도체 기판(101)과의 콘택을 위한 콘택홀을 형성한 후 상기 콘택홀의 저면과 측면 및 상기 층간절연막(102)의 표면 상에 Ti/TiN 막과 같은 확산방지막(103)을 적층한다. 그런 다음, 상기 콘택홀의 내부와 상기 콘택홀 외측 부분에 상기 텅스텐층을 두꺼운 두께로 적층한 후 상기 텅스텐층을 화학기계적 연마법(Chemical Mechanical Polishing)을 통해 연마하면 소정의 텅스텐 플러그(104)가 완성된다. 한편, 도면에 도시하지 않았지만 콘택 저항을 개선하기 위해 상기 콘택홀 저면에 티타늄 실리사이드를 형성할 수도 있다.The conventional diffusion barrier and tungsten layer embedding process will be described briefly with reference to the drawings. As shown in FIG. 1, after forming contact holes for contact with the semiconductor substrate 101 in a portion of the interlayer insulating film 102 of the semiconductor substrate 101, the bottom and side surfaces of the contact holes and the interlayer insulating film ( On the surface of 102, a diffusion barrier film such as a Ti / TiN film is laminated. Then, after the tungsten layer is laminated to the inside of the contact hole and the outer portion of the contact hole to a thick thickness, the tungsten layer is polished through chemical mechanical polishing, and a predetermined tungsten plug 104 is completed. do. Although not shown in the drawings, in order to improve contact resistance, titanium silicide may be formed on the bottom of the contact hole.

종래에는 Ti/TiN으로 구성되는 확산방지막 형성에 있어서, 상기 이온 금속 플라즈마(Ionized Metal Plasma) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법에 이용하여 Ti막을 적층하고 상기 Ti막 상에 MOCVD 방법 등을 이용하여 TiN막을 형성함으로써 확산방지막을 완성하는 방법을 택하고 있다. 물론, 상기 Ti막의 형성은 생략할 수도 있다.Conventionally, in forming a diffusion barrier film composed of Ti / TiN, a Ti film is laminated using the ionized metal plasma method or the collimator sputtering method, and the TiN film is deposited on the Ti film using a MOCVD method. By forming a film, a method of completing the diffusion barrier film is adopted. Of course, the formation of the Ti film may be omitted.

상기와 같이 MOCVD 방법 등을 통해 TiN막을 형성하는 경우, 해당 공정에 사용되는 공정 가스의 성분의 영향에 의해 상기 TiN막 내에 탄소(C), 질소(N), 산소(O) 등의 불순물 원자들이 함유하게 되어 누설 전류를 야기하는 등의 전기적 특성을 열화시키는 단점이 있다. 이러한 단점을 해결하기 위해, 종래 기술에서는 질소(N2) 또는 수소(H2) 플라즈마를 이용하여 상기 TiN막의 표면을 처리하는 방법을 적용하고 있다.When the TiN film is formed through the MOCVD method as described above, impurity atoms such as carbon (C), nitrogen (N), and oxygen (O) are introduced into the TiN film due to the influence of the components of the process gas used in the process. It has a disadvantage in that it deteriorates electrical characteristics such as causing leakage current. In order to solve this disadvantage, the prior art has applied a method of treating the surface of the TiN film using nitrogen (N 2 ) or hydrogen (H 2 ) plasma.

그러나, 상기와 같은 플라즈마를 이용한 TiN막의 표면 처리 방법은 콘택홀의 바닥과 콘택홀 상부의 TiN막은 플라즈마의 접촉에 의해 표면 처리가 진행되지만 콘택홀의 측벽은 처리되지 않는 문제점이 있다. 이는 콘택홀의 디자인 룰이 작은 이유도 있다.However, the surface treatment method of the TiN film using plasma as described above has a problem in that the surface of the TiN film on the bottom of the contact hole and the upper contact hole is processed by plasma contact, but the sidewall of the contact hole is not processed. This is also the reason why the design rules of contact holes are small.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 콘택홀 내에 구비되는 확산방지막의 전기적 특성을 개선한 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device and a manufacturing method for improving the electrical properties of the diffusion barrier film provided in the contact hole.

상기의 목적을 달성하기 위한 본 발명의 반도체 소자는 반도체 기판 상에 적층되어 일부 영역에 콘택홀을 구비하는 층간절연막;과, 상기 콘택홀의 측벽에 스페이서 형태로 구비되는 제 1 확산방지막;과, 상기 제 1 확산방지막을 포함한 콘택홀 내의 공간에 소정 두께로 형성되어 있는 제 2 확산방지막을 포함하여 이루어지는 것을 특징으로 한다.A semiconductor device of the present invention for achieving the above object is an interlayer insulating film stacked on a semiconductor substrate having a contact hole in a portion of the region, and a first diffusion barrier film provided in the form of a spacer on the sidewall of the contact hole; And a second diffusion barrier formed to a predetermined thickness in the space in the contact hole including the first diffusion barrier.

바람직하게는, 상기 제 1 확산방지막은 실리콘 질화막으로 구성되고, 상기 제 2 확산방지막은 TiN층으로 구성될 수 있다.Preferably, the first diffusion barrier layer is composed of a silicon nitride film, the second diffusion barrier layer may be composed of a TiN layer.

본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 층간절연막을 형성하고 상기 층간절연막의 일부 영역에 콘택홀을 형성하는 단계;와, 상기 콘택홀을 포함한 기판 상에 실리콘막을 적층하는 단계;와, 상기 실리콘막을 상기 콘택홀의 측벽에 스페이서 형태로 남도록 패터닝하는 단계;와, 상기 콘택홀 측벽의 실리콘막을 실리콘 질화막으로 변환시키는 단계;와, 상기 실리콘 질화막을 포함한 기판 전면 상에 TiN층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film on a semiconductor substrate and forming a contact hole in a portion of the interlayer insulating film; and laminating a silicon film on a substrate including the contact hole; and Patterning the silicon film to remain in the form of a spacer on the sidewalls of the contact hole; converting the silicon film on the sidewall of the contact hole into a silicon nitride film; and forming a TiN layer on the entire surface of the substrate including the silicon nitride film. Characterized in that comprises a.

바람직하게는, 상기 실리콘막은 50∼200Å의 두께로, 상기 TiN층은 25∼150Å의 두께로 적층할 수 있다.Preferably, the silicon film may be stacked to a thickness of 50 to 200 kPa, and the TiN layer may be stacked to a thickness of 25 to 150 kPa.

바람직하게는, 상기 콘택홀 측벽의 실리콘막을 실리콘 질화막으로 변환시키는 단계는, 암모니아(NH3) 가스 분위기 하에서 플라즈마 처리하거나 열처리하는 방법을 이용할 수 있다.Preferably, the step of converting the silicon film on the sidewall of the contact hole into a silicon nitride film may be a method of plasma treatment or heat treatment in an ammonia (NH 3 ) gas atmosphere.

바람직하게는, 상기 열처리는 600∼800℃의 온도에서 수행될 수 있다.Preferably, the heat treatment may be performed at a temperature of 600 ~ 800 ℃.

본 발명의 특징에 따르면, 콘택홀 내에 형성되는 확산방지막이 제 1 확산방지막과 제 2 확산방지막의 이중층으로 구성되고, 상기 제 1 확산방지막은 상기 콘택홀의 측벽에 스페이서의 형태로 형성되어 종래의 확산방지막의 측벽을 따라 발생되는 누설 전류 등을 효과적으로 방지할 수 있게 된다. According to a feature of the invention, the diffusion barrier formed in the contact hole is composed of a double layer of the first diffusion barrier and the second diffusion barrier, the first diffusion barrier is formed in the form of a spacer on the sidewall of the contact hole in the conventional diffusion It is possible to effectively prevent leakage current and the like generated along the sidewall of the prevention film.

이하, 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조방법을 상세히 설명하기로 한다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 소자의 구조 단면도이고, 도 3a 내지 3f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다. 2 is a cross-sectional view illustrating a structure of a semiconductor device according to the present invention, and FIGS. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

먼저, 도 2에 도시한 바와 같이 본 발명에 따른 반도체 소자에서는 반도체 기판(201)의 액티브 영역을 격리하기 위해 기판의 필드 영역에 소자분리막(202)이 형성되어 있다. 상기 기판의 액티브 영역의 정해진 영역 상에 게이트 절연막(203)과 게이트 전극(204)이 순차적으로 형성된다. 상기 게이트 전극의 좌우의 액티브 영역에는 소스(S) 및 드레인(D) 영역이 각각 형성되어 있다.First, as shown in FIG. 2, in the semiconductor device according to the present invention, an isolation layer 202 is formed in a field region of a substrate to isolate an active region of the semiconductor substrate 201. The gate insulating film 203 and the gate electrode 204 are sequentially formed on a predetermined region of the active region of the substrate. Source S and drain D regions are formed in the active regions on the left and right sides of the gate electrode, respectively.

상기 게이트 전극(204)을 포함한 기판 전면 상에는 층간절연막(207)이 형성되며 상기 층간절연막의 특정 부위 즉, 상기 게이트 전극 및 소스/드레인 영역에 해당하는 부위의 층간절연막은 게이트 전극의 상부 및 소스/드레인 영역의 기판이 노출되도록 콘택홀(208)이 형성되어 있다.An interlayer insulating film 207 is formed on the entire surface of the substrate including the gate electrode 204, and the interlayer insulating film of a specific portion of the interlayer insulating film, that is, the portion corresponding to the gate electrode and the source / drain region, is formed on the top and the source / The contact hole 208 is formed to expose the substrate in the drain region.

상기 콘택홀의 측벽에는 제 1 확산방지막(210)이 스페이서의 형태로 50∼200Å의 두께로 형성되어 있다. 상기 제 1 확산방지막(210)은 실리콘 질화막으로 구성되는 것이 바람직하다. 또한, 상기 콘택홀의 바닥 및 제 1 확산방지막(210) 상에는 제 2 확산방지막(211)이 구비된다. 상기 제 2 확산방지막(211)은 TiN막으로 구성되어 25∼150Å의 두께로 적층될 수 있다. The first diffusion barrier layer 210 is formed on the sidewall of the contact hole to have a thickness of 50 to 200 μs in the form of a spacer. The first diffusion barrier 210 is preferably made of a silicon nitride film. In addition, a second diffusion barrier 211 is provided on the bottom of the contact hole and on the first diffusion barrier 210. The second diffusion barrier layer 211 may be formed of a TiN layer and stacked to have a thickness of 25 to 150 GPa.

상기 제 1 및 제 2 확산방지막(210, 211)으로 구성되는 확산방지막이 형성된 상태에서 상기 콘택홀 내부에 플러그(212)가 형성된다. 상기 플러그(212)는 텅스텐(W) 등과 같은 금속층을 콘택홀을 포함한 기판 전면 상에 적층한 후 화학기계적연마(Chemical Mechanical Polishing) 공정 등을 통해 평탄화하여 형성시킬 수 있다.The plug 212 is formed inside the contact hole in the state where the diffusion barrier layer formed of the first and second diffusion barrier layers 210 and 211 is formed. The plug 212 may be formed by stacking a metal layer such as tungsten (W) on the entire surface of the substrate including the contact hole and then planarizing the same through a chemical mechanical polishing process.

이와 같은 구조를 갖는 본 발명의 반도체 소자의 제조방법을 도 3a 내지 3d를 참조하여 설명하기로 한다. 먼저, 도 3a에 도시한 바와 같이 반도체 기판의 액티브 영역을 정의하기 위해 상기 반도체 기판(201) 예를 들어, P형 또는 N형의 반도체 기판의 필드 영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI) 공정 등을 이용하여 소자분리막(202)을 형성한다. 이어, 열산화 공정을 이용하여 기판의 액티브 영역 상에 게이트 절연막(203)을 성장시킨다. 여기서, 게이트 절연막의 두께는 소자의 특성에 따라 결정된다.A method of manufacturing a semiconductor device of the present invention having such a structure will be described with reference to FIGS. 3A to 3D. First, as shown in FIG. 3A, shallow trench isolation (STI) is applied to a field region of the semiconductor substrate 201, for example, a P-type or N-type semiconductor substrate, to define an active region of the semiconductor substrate. A device isolation film 202 is formed using a process). Next, the gate insulating film 203 is grown on the active region of the substrate using a thermal oxidation process. Here, the thickness of the gate insulating film is determined according to the characteristics of the device.

그럼 다음, 상기 게이트 절연막(203) 상에 다결정 실리콘층을 적층시킨 후 사진 및 식각 공정을 이용하여 상기 다결정 실리콘층을 선택적으로 패터닝하여 게이트 전극(204)의 패턴을 형성한다. Next, after the polycrystalline silicon layer is stacked on the gate insulating layer 203, the polycrystalline silicon layer is selectively patterned using a photolithography and etching process to form a pattern of the gate electrode 204.

이와 같은 상태에서 도 3b에 도시한 바와 같이, 스페이서를 위한 절연막을 상기 게이트 전극을 포함한 기판 전면 상에 적층시킨 후 이방성 식각 특성을 갖는 에치백 공정을 이용하여 상기 게이트 전극의 측벽에 스페이서(205)를 형성한다. 이어서, 상기 게이트 전극(204)과 상기 스페이서(205) 및 상기 소자분리막(202)을 마스크로 이용하여 n형 또는 p형 불순물을 이온주입함으로써 소스/드레인(S/D)을 형성시킨다. 상기 스페이서의 형성 전에 LDD 구조를 위한 저농도 이온 주입 공정을 실시할 수 있다.In this state, as shown in FIG. 3B, an insulating film for the spacer is stacked on the entire surface of the substrate including the gate electrode, and then the spacer 205 is formed on the sidewall of the gate electrode by using an etch back process having anisotropic etching characteristics. To form. Subsequently, a source / drain (S / D) is formed by ion implantation of n-type or p-type impurities using the gate electrode 204, the spacer 205, and the device isolation layer 202 as a mask. Before forming the spacer, a low concentration ion implantation process for the LDD structure may be performed.

상기 소스/드레인이 형성된 상태에서 상기 게이트 전극(204)과 소스/드레인(S/D) 상에 면 저항 및 콘택 저항을 저감시킬 수 있는 실리사이드(206) 를 형성한다. 구체적으로 상기 게이트 전극(204)을 포함한 기판 전면에 소정 두께의 금속층, 예를 들어 Ti층을 적층시킨 다음, 700∼800℃의 온도에서 열처리시키면 상기 Ti층이 반도체 기판(201)의 실리콘 및 게이트 전극(204)의 다결정 실리콘과 반응하여 티타늄 실리사이드를 형성한다.In the state where the source / drain is formed, silicide 206 may be formed on the gate electrode 204 and the source / drain S / D to reduce surface resistance and contact resistance. Specifically, a metal layer having a predetermined thickness, for example, a Ti layer, is stacked on the entire surface of the substrate including the gate electrode 204, and then heat-treated at a temperature of 700 to 800 ° C. to form the silicon layer and the gate of the semiconductor substrate 201. Reacts with the polycrystalline silicon of electrode 204 to form titanium silicide.

실리사이드가 형성된 상태에서, 도 3c에 도시한 바와 같이 반도체 기판 상에 산화막과 같은 층간절연막(207)을 5000∼12000Å의 두께로 적층한다. 여기서, 층간절연막(207)의 재료는 BPSG가 바람직하다. 상기 층간절연막(207)의 적층이 완료되면 통상의 포토리소그래피 공정을 이용하여 상기 반도체 기판의 콘택할 부분 즉, 게이트 전극(204) 및 소스/드레인(S/D) 영역이 드러나도록 상기 층간절연막을 제거하여 콘택홀(208)을 형성한다. 이 때, 콘택홀(208)의 직경은 0.18∼0.23㎛ 정도가 바람직하다.In the state where silicide is formed, an interlayer insulating film 207 such as an oxide film is laminated on the semiconductor substrate with a thickness of 5000 to 12000 kPa as shown in Fig. 3C. Here, the material of the interlayer insulating film 207 is preferably BPSG. When the lamination of the interlayer insulating film 207 is completed, the interlayer insulating film is exposed to expose portions of the semiconductor substrate to be contacted, that is, the gate electrode 204 and the source / drain (S / D) region, using a conventional photolithography process. To form a contact hole 208. At this time, the diameter of the contact hole 208 is preferably about 0.18 ~ 0.23㎛.

상기 콘택홀이 형성된 상태에서 도 3d에 도시한 바와 같이, 상기 콘택홀(208)을 포함한 기판 전면 상에 실리콘막(209)을 화학기상증착 공정을 이용하여 50∼200Å의 두께로 형성한다. 이 때의 세부적인 공정 조건은 다음과 같다. 0.1∼1Torr의 압력이 유지되는 공정 챔버 내에 500∼700℃의 온도 하에서 SiH4 가스를 1000∼5000sccm 정도 주입하여 실리콘막(209)을 성장시킨다. In the state where the contact hole is formed, as shown in FIG. 3D, the silicon film 209 is formed on the entire surface of the substrate including the contact hole 208 to have a thickness of 50 to 200 kPa using a chemical vapor deposition process. Detailed process conditions at this time are as follows. The silicon film 209 is grown by injecting about 1000 to 5000 sccm of SiH 4 gas into the process chamber at a pressure of 0.1 to 1 Torr at a temperature of 500 to 700 ° C.

그럼 다음, 상기 실리콘막(209)에 대하여 이방성 식각 특성을 갖는 에치백 공정 예를 들어, 반응성 이온 에칭(Reactive Ion Etching, RIE)과 같은 건식 식각 공정을 적용하여 상기 콘택홀의 측벽 부위에만 실리콘막이 존재하도록 한다. 이 때 의 건식 식각은 식각 에천트로 10∼50sccm의 염소(Cl2)와 100∼300sccm의 HBr를 혼합한 가스를 이용한다.Next, a silicon film is present only on the sidewall of the contact hole by applying an etching back process having anisotropic etching characteristics to the silicon film 209, for example, a dry etching process such as reactive ion etching (RIE). Do it. Dry etching at this time uses a gas in which 10 to 50 sccm of chlorine (Cl 2 ) and 100 to 300 sccm of HBr are mixed as an etching etchant.

이와 같은 상태에서 도 3e에 도시한 바와 같이, 인 시츄(in-situ) 공정으로 콘택홀의 측벽에 형성되어 있는 실리콘막에 대하여 플라즈마 처리를 수행한다. 구체적으로, 1∼100mTorr의 압력이 유지되는 챔버 내에 10∼100sccm의 암모니아(NH3) 가스를 유입하여 질소 이온(N+)의 플라즈마를 유도 결합 플라즈마(Induced Coupled Plasma) 방식으로 생성시켜 실리콘막과 반응을 유도하여 상기 실리콘막이 궁극적으로 실리콘 질화막(210)으로 변환되도록 한다. 상기 변환된 실리콘 질화막은 본 발명의 반도체 소자 구조의 설명에서 기술한 제 1 확산방지막에 해당된다. In this state, as shown in FIG. 3E, a plasma treatment is performed on the silicon film formed on the sidewall of the contact hole by an in-situ process. Specifically, 10 to 100 sccm of ammonia (NH 3 ) gas is introduced into a chamber maintained at a pressure of 1 to 100 mTorr to generate nitrogen ions (N + ) plasma by an inductively coupled plasma (Induced Coupled Plasma) method. The reaction is induced so that the silicon film is ultimately converted to the silicon nitride film 210. The converted silicon nitride film corresponds to the first diffusion barrier film described in the description of the semiconductor device structure of the present invention.

한편, 상기 실리콘막(209)의 실리콘 질화막(210)으로의 변환은 상기와 같은 플라즈마를 이용한 방법 이외에, 질소(N2) 또는 암모니아(NH3) 가스 분위기 하에서 기판을 600∼800℃의 온도에서 열처리하여 실리콘막을 실리콘 질화막으로 변환시킬 수도 있다. 상기 열처리시 공정 가스로 주입되는 질소(N2) 또는 암모니아(NH3) 가스의 양은 5000∼20000sccm 정도가 바람직하다. 즉, 상기 실리콘막(209)의 실리콘 질화막(210)의 변환은 질소, 암모니아 또는 질소를 포함하는 가스 분위기 하에서 플라즈마 또는 열처리 공정에 의해 이루어질 수 있다.On the other hand, the conversion of the silicon film 209 to the silicon nitride film 210 is carried out in a nitrogen (N 2 ) or ammonia (NH 3 ) gas atmosphere in addition to the method using the plasma as described above at a temperature of 600 ~ 800 ℃ The heat treatment may be used to convert the silicon film into a silicon nitride film. The amount of nitrogen (N 2 ) or ammonia (NH 3 ) gas injected into the process gas during the heat treatment is preferably about 5000 to 20000 sccm. That is, the conversion of the silicon nitride film 210 of the silicon film 209 may be performed by a plasma or heat treatment process under a gas atmosphere containing nitrogen, ammonia, or nitrogen.

상기 콘택홀의 측벽에 실리콘 질화막(210)이 형성된 상태에서 도 3f에 도시한 바와 같이, 상기 실리콘 질화막을 포함한 기판 전면 상에 TiN층(211)을 25∼150 Å의 두께로 적층한다. 여기서, 상기 TiN층의 형성은 MOCVD 방법을 이용할 수 있다. 구체적으로, 테트라키스 디메틸아미도티타늄(Tetrakis Di-Methyl-Amido-Titanium) 가스를 전구체(precursor)로 사용하여 상기 Ti층 상에 기상 증착시키고 이어, 형성되는 TiN층 내에 탄소(C)와 같은 불순물 함유량을 최소화시키고 TiN층의 치밀화(densification)를 위해 소정의 플라즈마 처리를 진행함으로써 TiN층을 형성한다. 상기 TiN층은 본 발명의 반도체 소자 구조의 설명에서 기술한 제 2 확산방지막에 해당된다.In the state in which the silicon nitride film 210 is formed on the sidewall of the contact hole, as shown in FIG. 3F, a TiN layer 211 is stacked on the entire surface of the substrate including the silicon nitride film to a thickness of 25 to 150 GPa. Here, the TiN layer may be formed using a MOCVD method. Specifically, using a Tetrakis Di-Methyl-Amido-Titanium gas as a precursor to vapor deposition on the Ti layer, and then impurities such as carbon (C) in the TiN layer formed The TiN layer is formed by performing a predetermined plasma treatment for minimizing the content and densification of the TiN layer. The TiN layer corresponds to the second diffusion barrier film described in the description of the semiconductor device structure of the present invention.

이후, 도면에 도시하지 않았지만 상기 실리콘 질화막과 TiN층이 형성된 상태에서 콘택홀을 충분히 메우도록 텅스텐과 같은 금속층을 적층하고 화학기계적연마 공정 등을 이용하여 상기 금속층을 평탄화시키면 플러그가 완성된다.Subsequently, although not shown in the drawing, when the silicon nitride film and the TiN layer are formed, a plug is completed by stacking a metal layer such as tungsten to sufficiently fill the contact hole and planarizing the metal layer using a chemical mechanical polishing process.

한편, 상기 실시예에서는 콘택홀에 대해서 설명하였지만 금속 배선층 사이의 비아홀을 포함하는 접촉홀을 형성하는 공정에서도 동일하게 적용할 수 있음을 물론이다.Meanwhile, although the contact hole has been described in the above embodiment, the same applies to the process of forming the contact hole including the via hole between the metal wiring layers.

본 발명에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.The semiconductor device and its manufacturing method according to the present invention has the following effects.

콘택홀 내에 형성되는 확산방지막의 구성을 콘택홀의 측벽에 스페이서 형태로 형성되는 실리콘 질화막과 상기 실리콘 질화막 상에 형성되는 TiN층의 이중층으로 구성함으로써, 상기 콘택홀 바닥 및 측벽을 통하여 전류가 누설되는 등의 문제점을 해결할 수 있다. 이에 따라, 반도체 소자의 배선의 신뢰도를 향상시킬 수 있 게 된다.
The diffusion barrier layer formed in the contact hole is composed of a double layer of a silicon nitride layer formed in the form of a spacer on the sidewall of the contact hole and a TiN layer formed on the silicon nitride layer, so that a current leaks through the bottom of the contact hole and the sidewall. Can solve the problem. As a result, the reliability of the wiring of the semiconductor device can be improved.

Claims (8)

삭제delete 삭제delete 삭제delete 반도체 기판상에 층간절연막을 형성하고 상기 층간절연막의 일부 영역에 콘택홀을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate and forming a contact hole in a portion of the interlayer insulating film; 상기 콘택홀을 포함한 기판 상에 실리콘막을 적층하는 단계;Stacking a silicon film on a substrate including the contact hole; 상기 실리콘막을 상기 콘택홀의 측벽에 스페이서 형태로 남도록 패터닝하는 단계;Patterning the silicon layer to form a spacer on sidewalls of the contact hole; 상기 콘택홀 측벽의 실리콘막을 실리콘 질화막으로 변환시키는 단계;Converting a silicon film on the sidewall of the contact hole into a silicon nitride film; 상기 실리콘 질화막을 포함한 기판 전면 상에 TiN층을 형성하는 단계; 및Forming a TiN layer on an entire surface of the substrate including the silicon nitride film; And 상기 TiN층을 플라즈마 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.Plasma treatment of the TiN layer comprising the step of manufacturing a semiconductor device. 제 4 항에 있어서, 상기 실리콘막은 50∼200Å의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 4, wherein the silicon film is laminated to a thickness of 50 to 200 GPa. 제 4 항에 있어서, 상기 TiN층은 25∼150Å의 두께로 적층하는 것을 특징으로 하는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device according to claim 4, wherein the TiN layer is laminated to a thickness of 25 to 150 GPa. 제 4 항 또는 제 6 항 중 어느 한 항에 있어서, 상기 콘택홀 측벽의 실리콘막을 실리콘 질화막으로 변환시키는 단계는,The method of claim 4, wherein the converting the silicon film on the sidewall of the contact hole into a silicon nitride film comprises: 질소, 암모니아(NH3) 또는 질소를 포함하는 가스 분위기 하에서 열처리 또는 플라즈마 처리하여 상기 실리콘막을 실리콘 질화막으로 변환시키는 것을 특징으로 하는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device, characterized in that the silicon film is converted into a silicon nitride film by heat treatment or plasma treatment in a gas atmosphere containing nitrogen, ammonia (NH 3 ) or nitrogen. 제 7 항에 있어서, 상기 열처리는 600∼800℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.The method of claim 7, wherein the heat treatment is performed at a temperature of 600 to 800 ° C. 9.
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