KR20050018020A - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device

Info

Publication number
KR20050018020A
KR20050018020A KR1020030055793A KR20030055793A KR20050018020A KR 20050018020 A KR20050018020 A KR 20050018020A KR 1020030055793 A KR1020030055793 A KR 1020030055793A KR 20030055793 A KR20030055793 A KR 20030055793A KR 20050018020 A KR20050018020 A KR 20050018020A
Authority
KR
South Korea
Prior art keywords
film
forming
semiconductor device
layer
vapor deposition
Prior art date
Application number
KR1020030055793A
Other languages
Korean (ko)
Other versions
KR100485165B1 (en
Inventor
권영민
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0055793A priority Critical patent/KR100485165B1/en
Publication of KR20050018020A publication Critical patent/KR20050018020A/en
Application granted granted Critical
Publication of KR100485165B1 publication Critical patent/KR100485165B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to embody a good-quality nitride layer with no hydrogen by using a pure silicon material with no hydrogen and N2 gas while embodying the same nitride layer as a conventional technique such that the nitride layer is formed as a passivation layer with a good characteristic. CONSTITUTION: A MOS(metal oxide semiconductor) transistor is formed on a semiconductor substrate(102), composed of a gate insulation layer, a gate electrode and a source/drain region. The MOS transistor is covered with an insulation layer. A contact hole for connecting the gate electrode, the source/drain region and a metal interconnection is formed in the insulation layer. The metal interconnection is formed on the insulation layer. A passivation layer is formed on the metal interconnection. The passivation layer is formed of a nitride layer by a PVD(physical vapor deposition) method.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 질화막 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a nitride film of a semiconductor device.

일반적으로 반도체 소자의 보호막으로 사용되어지는 질화막(SiN film)은 표면 스크래치(scratch) 방지, 수분 침투 방지 등에서 탁월한 성질을 가지고 있어 가장 보편적으로 사용되어 지고 있다. In general, a nitride film (SiN film), which is used as a protective film for semiconductor devices, is most commonly used because it has excellent properties such as surface scratch prevention and moisture penetration prevention.

그러나 보호막 형성 공정은 반도체 소자의 제조 공정 중 마지막으로 진행되는 공정으로서 금속 배선이 형성된 이후의 공정이기 때문에, 낮은 공정 온도에서 후속 공정인 질화막을 형성 시켜야 한다. However, since the protective film forming process is the last step in the manufacturing process of the semiconductor device and is a process after the metal wiring is formed, it is necessary to form a nitride film which is a subsequent process at a low process temperature.

따라서, 400℃이하의 온도에서 RF 플라즈마를 이용하여 질화막을 형성한다. 이러한 질화막 형성 시 SiH4 및 NH3가 이용된다.Therefore, a nitride film is formed using RF plasma at a temperature of 400 ° C. or less. SiH 4 and NH 3 is used.

따라서, 질화막의 형성 시 수소(hydrogen)가 일정량 함유된 박막을 얻을 수밖에 없는데 이렇게 잔존하는 수소(hydrogen) 성분이 반도체 소자의 트랜지스터 특히, PMOS 소자의 특성에 영향을 미쳐 신뢰성을 떨어뜨리는 요인이 되고 있다. 이는 가볍고 유동적인 수소 이온이 트랜지스터를 형성하는 소자를 이루는 지역까지 침투하여 미세 소자의 동작에 방해를 주는 요인으로 작용하기 때문이다. Therefore, a thin film containing a certain amount of hydrogen is obtained when the nitride film is formed, and the remaining hydrogen component affects the characteristics of transistors of semiconductor devices, in particular, PMOS devices, thereby deteriorating reliability. . This is because the light and fluid hydrogen ions penetrate into the region forming the transistor forming element to interfere with the operation of the micro device.

이러한 수소를 줄이기 위해 SiH4 가스와 NH3 가스의 조성비를 바꾸어 가며 최소한의 수소를 함유하는 질화막을 얻으려는 시도를 실시하여 왔으나 여전히 문제점은 남아있다.In order to reduce the hydrogen, attempts have been made to obtain a nitride film containing a minimum amount of hydrogen by changing the composition ratio of the SiH 4 gas and the NH 3 gas, but problems still remain.

본 발명의 기술적 과제는 수소를 포함하지 않는 반도체 소자의 제조 방법을 제공하는 것이다. An object of the present invention is to provide a method for manufacturing a semiconductor device that does not contain hydrogen.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 게이트 절연막, 게이트 전극, 소스 및 드레인 영역으로 이루어진 MOS 트랜지스터를 형성하는 단계, 상기 MOS 트랜지스터를 덮는 절연막을 형성하는 단계, 상기 게이트 전극, 소스 및 드레인 영역과 금속 배선을 연결하는 컨택 홀을 상기 절연막에 형성하는 단계, 상기 절연막 위에 금속 배선을 형성하는 단계, 상기 금속 배선 위에 보호막을 형성하는 단계를 포함하고, 상기 보호막은 물리 기상 증착법을 이용하여 질화막으로 형성하는 것이 바람직하다. A method of manufacturing a semiconductor device according to the present invention includes the steps of forming a MOS transistor consisting of a gate insulating film, a gate electrode, a source and a drain region on a semiconductor substrate, forming an insulating film covering the MOS transistor, the gate electrode, source and drain Forming a contact hole connecting a region and a metal wiring to the insulating film, forming a metal wiring on the insulating film, and forming a protective film on the metal wiring, wherein the protective film is formed of a nitride film using a physical vapor deposition method. It is preferable to form.

또한, 상기 절연막은 물리 기상 증착법을 이용하여 질화막으로 형성하는 것이 바람직하다. In addition, the insulating film is preferably formed of a nitride film using a physical vapor deposition method.

또한, 상기 물리 기상 증착법은 실리콘 타겟과 N2 가스를 이용하는 것이 바람직하다.In addition, the physical vapor deposition method preferably uses a silicon target and N 2 gas.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Then, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a part of a layer, film, region, plate, etc. is said to be "on" another part, this includes not only the other part being "right over" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 단면도이고, 도 2는 물리 증착법을 설명한 개략도이다.1 is a cross-sectional view of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a schematic view illustrating a physical vapor deposition method.

도 1을 참조하면, 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법에 의해 제조되는 반도체 소자는 반도체 기판(102) 위에 게이트 절연막(104), 게이트 전극(106), 소스(121) 및 드레인 영역(122)으로 이루어진 MOS 트랜지스터가 형성되어 있다. Referring to FIG. 1, a semiconductor device manufactured by a method of manufacturing a semiconductor device according to an embodiment of the present invention may include a gate insulating film 104, a gate electrode 106, a source 121, and a drain on a semiconductor substrate 102. A MOS transistor consisting of the region 122 is formed.

즉, 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판(102) 상에 게이트 절연막 형성용 산화막과 게이트 전극용 다결정 실리콘을 순차 형성한 후 포토리쏘그라피(photolithography) 공정을 이용하여 다결정 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(104)과 게이트 전극(106)을 형성하고, 게이트 전극(106)과 게이트 절연막(104)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(108)를 형성한다.That is, in the method of manufacturing a semiconductor device according to an embodiment of the present invention, a polycrystalline silicon is formed using a photolithography process after sequentially forming an oxide film for forming a gate insulating film and polycrystalline silicon for a gate electrode on a semiconductor substrate 102. The gate insulating film 104 and the gate electrode 106 are formed by patterning silicon and an oxide film, and the sidewall spacer 108 made of a nitride film or the like on the exposed sidewall portions of the gate electrode 106 and the gate insulating film 104. To form.

그리고, 이온 주입 마스크를 이용하는 이온 주입 공정을 수행하여 저농도 또는 고농도의 불순물을 반도체 기판(102)의 소스 영역 및 드레인 영역에 주입함으로써, 반도체 소자의 소스(121) 및 드레인(122)을 형성한다.In addition, a low concentration or high concentration of impurities are implanted into the source region and the drain region of the semiconductor substrate 102 by performing an ion implantation process using an ion implantation mask to form the source 121 and the drain 122 of the semiconductor device.

반도체 기판을 HF 세정을 한 후에 스퍼터링 등과 같은 증착 공정에 의해 반도체 기판(102)의 상부 전면에 걸쳐 박막, 예를 들면 200Å 내지 600Å의 두께(바람직하게는, 400Å)를 갖는 티타늄 금속막을 형성한다.After the HF cleaning of the semiconductor substrate, a titanium metal film having a thickness (preferably 400 kPa) of a thin film, for example, 200 kPa to 600 kPa is formed over the entire upper surface of the semiconductor substrate 102 by sputtering or the like.

그리고, 급속 제1 열처리 공정을 수행함으로써, 티타늄 금속막(110)을 실리사이드화, 즉 티타늄과 실리콘을 화학 반응시켜 실리사이드화시킨다.In addition, by performing the rapid first heat treatment process, the titanium metal film 110 is silicided, that is, the silicon and the silicide are chemically reacted with titanium.

그리고, 제2 열처리 공정을 수행하여 낮은 저항을 갖는 티타늄 실리사이드(110a, 110b)로 상(phase) 변이되도록 한다.In addition, a second heat treatment process is performed to change phase to titanium silicides 110a and 110b having low resistance.

그리고, 이러한 MOS 트랜지스터 위에 절연막(120)을 형성한다. 절연막(120)은 물리 기상 증착법(PVD)을 이용하여 질화막으로 형성한다. An insulating film 120 is formed on the MOS transistor. The insulating film 120 is formed of a nitride film using physical vapor deposition (PVD).

즉, 물리 기상 증착법(PVD)으로 질화막을 증착하고 그 상부에 층간 절연막으로 BPSG(borophospho-silicate glass)막을 형성한 다음, BPSG막을 CMP 방법으로 평탄화함으로써 질화막을 완성한다. That is, a nitride film is deposited by physical vapor deposition (PVD), a borophospho-silicate glass (BPSG) film is formed as an interlayer insulating film thereon, and the nitride film is completed by planarizing the BPSG film by the CMP method.

이러한 질화막은 트랜지스터와 금속 배선을 연결하기 위한 컨택홀(125) 식각 시 식각 방지막으로 이용되는 Pre Metal Dielectric(PMD) liner 용도로 사용된다. The nitride layer is used for a Pre Metal Dielectric (PMD) liner used as an etch stop layer during the etching of the contact hole 125 for connecting the transistor and the metal wiring.

도 2에는 DC 스퍼터링(sputtering) 방식의 물리 기상 증착법(PVD)의 설명도가 도시되어 있다. 2 is an explanatory diagram of a physical vapor deposition method (PVD) of a DC sputtering method.

이러한 물리 기상 증착법은 도 2에 도시된 바와 같이, 우선, 실리콘 타겟(Si target)(160)을 DC 스퍼터링 방식의 PVD 챔버(150)에 장착한다. 그리고, PVD 챔버(150)의 압력을 2 X 10-8 torr 이하로 유지한다.In this physical vapor deposition method, as shown in FIG. 2, first, a silicon target (Si target) 160 is mounted in a PVD chamber 150 of a DC sputtering method. In addition, the pressure of the PVD chamber 150 is maintained at 2 × 10 −8 torr or less.

그리고, 챔버(150) 내에는 실리콘 타겟(160)에 이온 충격(ion bombardment)을 주어 실리콘 원소를 반도체 기판(102) 위에 증착시킬 가스로서 Ar 가스(161)를 주입한다. In the chamber 150, an ion bombardment is applied to the silicon target 160 to inject Ar gas 161 as a gas for depositing a silicon element on the semiconductor substrate 102.

이 때, 실리콘 타겟(160)에 DC 전원을 인가하여 음극이 되도록 하면, Ar 이온(161)이 실리콘 타겟(160)에 충돌하여 반도체 기판(102) 위에 실리콘 입자들(162)이 쌓여 증착된다. At this time, when the DC target is applied to the silicon target 160 to be a cathode, Ar ions 161 collide with the silicon target 160 to deposit silicon particles 162 on the semiconductor substrate 102.

이렇게 반도체 기판(102) 위에 증착되는 실리콘 입자들(162)과 반응하도록 N2 가스(163)를 주입하여 질화막(SiN)을 형성한다.The N 2 gas 163 is injected to react with the silicon particles 162 deposited on the semiconductor substrate 102 to form a nitride film (SiN).

그리고, 반도체 기판이 놓여져 있는 히터(170)의 온도는 200℃ 내지 400℃를 유지하여 증착률 및 박막의 강도를 조절한다. 또한, Si과 N의 조성비를 맞추기 위해 Ar과 N2의 혼합비를 최적화함으로써 양질의 보호막인 질화막을 얻을 수 있다.The temperature of the heater 170 on which the semiconductor substrate is placed is maintained at 200 ° C. to 400 ° C. to adjust the deposition rate and the strength of the thin film. In addition, by optimizing the mixing ratio of Ar and N 2 in order to match the composition ratio of Si and N, a nitride film as a good protective film can be obtained.

이러한 절연막(120)에는 게이트 전극(106), 소스 및 드레인 영역(121, 122)을 후술할 금속 배선(130)과 연결하는 컨택홀(125)을 형성한다. A contact hole 125 is formed in the insulating layer 120 to connect the gate electrode 106, the source and drain regions 121 and 122 to the metal wire 130 to be described later.

그리고, 절연막(120) 위에 금속 배선(130)을 형성하고, 금속 배선(130) 위에 보호막(140)을 형성한다. The metal wiring 130 is formed on the insulating film 120, and the protective film 140 is formed on the metal wiring 130.

이러한 보호막(140)은 상기에서 절연막(120)을 형성하기 위한 물리 기상 증착법(PVD)을 동일하게 이용하여 질화막으로 형성한다. The passivation layer 140 is formed of a nitride layer using the same physical vapor deposition method (PVD) for forming the insulating layer 120 above.

본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Accordingly, the true scope of protection of the invention should be defined only by the appended claims.

본 발명에 따른 반도체 소자의 제조 방법은 보호막으로서의 우수한 특성을 가지고 있는 질화막을 기존과 동일하게 구현하면서도 수소를 포함하지 않는 순수한 실리콘 재료와 N2 가스를 사용함으로써 질화막 내부에 수소가 전혀 포함되지 않은 양질의 질화막을 구현 할 수 있다.The method of manufacturing a semiconductor device according to the present invention implements a nitride film having excellent characteristics as a protective film in the same manner as the conventional one, but by using pure silicon material and hydrogen containing no hydrogen and N 2 gas, no hydrogen is contained in the nitride film. Nitride film can be implemented.

따라서, 트랜지스터 소자 내로 수소가 침투하는 근원을 제거함으로써 신뢰성 있는 반도체 소자를 구현하는 효과가 있다. Therefore, there is an effect of implementing a reliable semiconductor device by removing the source of hydrogen penetration into the transistor device.

도 1은 본 발명의 한 실시예에 따른 반도체 소자의 단면도이고, 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention;

도 2는 본 발명의 한 실시예에 따른 물리 증착법을 설명한 개략도이다.2 is a schematic diagram illustrating a physical vapor deposition method according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

102 : 기판 120 : 절연막102 substrate 120 insulating film

140 : 보호막 160 : 실리콘 타겟140: protective film 160: silicon target

163 : N2 가스163: N 2 gas

Claims (3)

반도체 기판 위에 게이트 절연막, 게이트 전극, 소스 및 드레인 영역으로 이루어진 MOS 트랜지스터를 형성하는 단계,Forming a MOS transistor including a gate insulating film, a gate electrode, a source and a drain region on the semiconductor substrate, 상기 MOS 트랜지스터를 덮는 절연막을 형성하는 단계,Forming an insulating film covering the MOS transistor; 상기 게이트 전극, 소스 및 드레인 영역과 금속 배선을 연결하는 컨택 홀을 상기 절연막에 형성하는 단계,Forming a contact hole in the insulating layer connecting the gate electrode, the source and drain regions, and a metal wiring; 상기 절연막 위에 금속 배선을 형성하는 단계,Forming a metal wiring on the insulating film, 상기 금속 배선 위에 보호막을 형성하는 단계Forming a protective film on the metal wiring; 를 포함하고, Including, 상기 보호막은 물리 기상 증착법을 이용하여 질화막으로 형성하는 반도체 소자의 제조 방법. The protective film is a semiconductor device manufacturing method of forming a nitride film using a physical vapor deposition method. 제1항에서,In claim 1, 상기 절연막은 물리 기상 증착법을 이용하여 질화막으로 형성하는 반도체 소자의 제조 방법. And the insulating film is formed of a nitride film using a physical vapor deposition method. 제1항 또는 제2항에서,The method of claim 1 or 2, 상기 물리 기상 증착법은 실리콘 타겟과 N2 가스를 이용하는 반도체 소자의 제조 방법.The physical vapor deposition method is a semiconductor device manufacturing method using a silicon target and N 2 gas.
KR10-2003-0055793A 2003-08-12 2003-08-12 Manufacturing method of semiconductor device KR100485165B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0055793A KR100485165B1 (en) 2003-08-12 2003-08-12 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0055793A KR100485165B1 (en) 2003-08-12 2003-08-12 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
KR20050018020A true KR20050018020A (en) 2005-02-23
KR100485165B1 KR100485165B1 (en) 2005-04-22

Family

ID=37227621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0055793A KR100485165B1 (en) 2003-08-12 2003-08-12 Manufacturing method of semiconductor device

Country Status (1)

Country Link
KR (1) KR100485165B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832028B1 (en) * 2006-01-11 2008-05-26 주식회사 하이닉스반도체 Method for manufacturing semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832028B1 (en) * 2006-01-11 2008-05-26 주식회사 하이닉스반도체 Method for manufacturing semiconductor memory device

Also Published As

Publication number Publication date
KR100485165B1 (en) 2005-04-22

Similar Documents

Publication Publication Date Title
KR101225642B1 (en) Method for formation of contact plug of semiconductor device using Ｈ2 remote plasma treatment
US6530380B1 (en) Method for selective oxide etching in pre-metal deposition
KR20010078207A (en) Semiconductor device adhesive layer structure and process for forming structure
US5472825A (en) Metal interconnect fabrication with dual plasma silicon dioxide deposition and etchback
US6100191A (en) Method for forming self-aligned silicide layers on sub-quarter micron VLSI circuits
US6277736B1 (en) Method for forming gate
KR100502673B1 (en) METHOD FOR FORMING Ti LAYER AND BARRIER METAL LAYER OF SEMICONDUCTOR DEVICE
US20030113988A1 (en) Method for manufacturing semiconductor device
US6277729B1 (en) Method of manufacturing transistor barrier layer
US6245620B1 (en) Method for foaming MOS transistor having bi-layered spacer
US6750146B2 (en) Method for forming barrier layer
KR100434495B1 (en) Method for manufacturing semiconductor device
US6124178A (en) Method of manufacturing MOSFET devices
US6083847A (en) Method for manufacturing local interconnect
KR100485165B1 (en) Manufacturing method of semiconductor device
US5071790A (en) Semiconductor device and its manufacturing method
US6087259A (en) Method for forming bit lines of semiconductor devices
US7465660B2 (en) Graded/stepped silicide process to improve MOS transistor
US5946599A (en) Method of manufacturing a semiconductor IC device
US6586320B2 (en) Graded/stepped silicide process to improve mos transistor
KR100431085B1 (en) Method of manufacturing a transistor in a semiconductor device
KR100380163B1 (en) Method of manufacturing a transistor in a semiconductor device
JP2000049340A (en) Semiconductor device and fabrication thereof
KR100331279B1 (en) Method For Forming The Gate Electrode Of Semiconductor Device
KR100486874B1 (en) Bit line formation method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee