KR20050016302A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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요시노유타카
가게야마노부유키
고노다이타
요시자와준
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가시오게산키 가부시키가이샤
씨엠케이 가부시키가이샤
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Abstract

반도체 장치는 반도체 기판(5)상에 형성된 복수의 외부 연결 전극(6)을 가지는 적어도 하나의 반도체 구성체(3)를 포함한다. 절연 시트 부재(14, 14A)는 상기 반도체 구성체(3)의 일면에 배열된다. 상부 인터커넥션(17, 54)은 상기 상부 인터커넥션에 대응하는 상기 절연 시트 부재(14, 14A)에 배열되고, 상기 반도체 구성체(3)의 상기 외부 연결 전극(6)에 연결되는 연결 패드부를 가진다. The semiconductor device includes at least one semiconductor constructing body 3 having a plurality of external connection electrodes 6 formed on the semiconductor substrate 5. The insulating sheet members 14 and 14A are arranged on one surface of the semiconductor constructing body 3. Upper interconnections 17, 54 are arranged on the insulating sheet members 14, 14A corresponding to the upper interconnections and have connection pad portions connected to the external connection electrodes 6 of the semiconductor construction 3. .

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 장치, 특히 CSP(Chip Size Package)라 불리는 소형 반도체 패키지로 구성된 반도체 장치 및 그 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, in particular a semiconductor device composed of a small semiconductor package called a CSP (Chip Size Package) and a method of manufacturing the semiconductor device.

최근에, 휴대전화로 대표되는 휴대용 전자기기의 소형화에 따라 CSP(Chip Size Package)라 불리는 반도체 장치가 개발되었다. CSP에서, 복수의 외부 연결용 연결 패드를 가지는 베어 반도체 장치의 상면에 부동화막(중간절연막)이 형성된다. 상기 연결 패드에 대응하는 부동화막내에는 개구부가 형성된다. 상기 개구부를 통해서 연결패드의 일 단면에 인터커넥션이 연결된다. 인터커넥션의 다른 쪽 말단면에는 외부 연결용 기둥상 전극이 형성된다. 외부 연결용 기둥상 전극 사이의 공간은 봉합제로 채워진다. 이러한 CSP에 따라, 외부 연결용 기둥상 전극에 땜납볼이 형성되었을 때, 상기 장치는 페이스-다운 방법에 의한 연결 단자를 가진 회로 기판에 결합될 수 있다. 마운팅 영역이 베어 반도체 장치의 사이즈와 거의 같을 수 있다. 따라서, CSP는 배선 결합을 사용하는 종래의 페이스-업 결합 방법에 비하여 전자기기의 사이즈를 크게 줄일 수 있다. 생산성을 증가시키기 위해서, 부동화막, 인터커넥션, 외부 연결 전극 및 땜납볼이 웨이퍼 상태에서 반도체 기판위에 형성되는 방법이 미국 특허 번호 6,467,674에 공개되어 있다. 땜납볼은 봉합제로 덮임 없이 노출된 외부 연결 전극의 상면에 형성된다. 그후, 웨이퍼는 각 반도체 장치를 형성하기 위한 다이싱선을 따라 절단된다. Recently, with the miniaturization of portable electronic devices represented by mobile phones, semiconductor devices called CSPs (Chip Size Packages) have been developed. In the CSP, a passivation film (intermediate insulating film) is formed on the top surface of the bare semiconductor device having a plurality of external connection connection pads. An opening is formed in the passivation film corresponding to the connection pad. An interconnection is connected to one end surface of the connection pad through the opening. On the other end face of the interconnection is formed a columnar electrode for external connection. The space between the columnar electrodes for external connection is filled with sutures. According to this CSP, when a solder ball is formed on a columnar electrode for external connection, the device can be coupled to a circuit board having a connection terminal by a face-down method. The mounting region may be about the same size as the bare semiconductor device. Therefore, the CSP can significantly reduce the size of the electronic device compared to the conventional face-up coupling method using the wire coupling. In order to increase productivity, a method of forming a passivation film, an interconnection, an external connection electrode and a solder ball on a semiconductor substrate in a wafer state is disclosed in US Pat. No. 6,467,674. Solder balls are formed on the top surface of the externally connected electrodes that are exposed without encapsulation. Thereafter, the wafer is cut along dicing lines for forming each semiconductor device.

종래 반도체 장치는 외부 연결 전극의 수를 증가시켰을 때 집적도가 증가함에 따라 하기와 같은 문제점을 일으켰다. 상기 언급하였듯이, CSP에서, 외부 연결 전극은 베어 반도체 장치의 상면에 배열된다. 따라서, 외부 연결 전극은 일반적으로 매트릭스내에 배열된다. 복수의 외부 연결 전극을 가지는 반도체 장치에서, 외부 연결 전극의 사이즈와 피치가 매우 작아진다. 이러한 단점 때문에 CSP 기술은 베어 반도체 장치 사이즈보다 상대적으로 큰 외부 연결 전극을 가지는 장치를 사용할 수 없었다. 외부 연결 전극이 작은 사이즈와 피치를 가지면 회로 기판의 정렬이 어렵다. 또한 낮은 결합력, 결합에 있어 전극간 짧은 회로 및 회로 기판과 일반적으로 실리콘 기판으로부터 형성되는 반도체 기판간의 선형 팽창의 상호작용에서의 차이로 인해 발생되는 응력에 의한 외부 연결 전극의 파괴와 같은 여러 가지 치명적인 문제점이 있다. Conventional semiconductor devices have caused the following problems as the degree of integration increases when the number of external connection electrodes is increased. As mentioned above, in the CSP, the external connection electrode is arranged on the top surface of the bare semiconductor device. Thus, external connection electrodes are generally arranged in a matrix. In a semiconductor device having a plurality of external connection electrodes, the size and pitch of the external connection electrodes becomes very small. Because of these drawbacks, CSP technology could not use devices with externally connected electrodes that are relatively larger than the bare semiconductor device size. If the external connection electrode has a small size and pitch, the circuit board is difficult to align. In addition, several deadly forces such as low bonding force, short circuits between electrodes in bonding, and breakage of externally connected electrodes due to stresses caused by the difference in the linear expansion interaction between the circuit board and the semiconductor substrate generally formed from the silicon substrate There is a problem.

도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다.1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.

도 2는 도 1에 도시된 반도체 장치의 제조방법의 실시예에서 미리 준비된 구조의 단면도이다.FIG. 2 is a cross-sectional view of a structure prepared in advance in the embodiment of the method of manufacturing the semiconductor device shown in FIG. 1.

도 3은 도 2에 연이은 제조 단계를 도시한 단면도이다.3 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 2.

도 4는 도 3에 연이은 제조 단계를 도시한 단면도이다.4 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 3.

도 5는 도 4에 연이은 제조 단계를 도시한 단면도이다.5 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 4.

도 6은 도 5에 연이은 제조 단계를 도시한 단면도이다.6 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 5.

도 7은 도 6에 연이은 제조 단계를 도시한 단면도이다.7 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 6.

도 8은 도 7에 연이은 제조 단계를 도시한 단면도이다.8 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 7.

도 9는 도 8에 연이은 제조 단계를 도시한 단면도이다.9 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 8.

도 10은 도 9에 연이은 제조 단계를 도시한 단면도이다.10 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 9.

도 11은 도 10에 연이은 제조 단계를 도시한 단면도이다.FIG. 11 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 10.

도 12은 도 11에 연이은 제조 단계를 도시한 단면도이다.12 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 11.

도 13은 도 12에 연이은 제조 단계를 도시한 단면도이다.FIG. 13 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 12. FIG.

도 14는 도 13에 연이은 제조 단계를 도시한 단면도이다.FIG. 14 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 13. FIG.

도 15는 도 14에 연이은 제조 단계를 도시한 단면도이다.15 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 14.

도 16은 도 15에 연이은 제조 단계를 도시한 단면도이다.16 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 15.

도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다.17 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.

도 18은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다.18 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention.

도 19는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다.19 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.

도 20은 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도이다.20 is a sectional view of a semiconductor device according to the fifth embodiment of the present invention.

도 21은 본 발명의 제 6 실시예에 따른 반도체 장치의 단면도이다.21 is a sectional view of a semiconductor device according to the sixth embodiment of the present invention.

도 22는 본 발명의 제 7 실시예에 따른 반도체 장치의 단면도이다.22 is a sectional view of a semiconductor device according to the seventh embodiment of the present invention.

도 23은 본 발명의 제 8 실시예에 따른 반도체 장치의 단면도이다.23 is a cross-sectional view of a semiconductor device according to an eighth embodiment of the present invention.

도 24는 도 23에 도시된 반도체 장치의 제조방법의 실시예에서 준비된 제조 단계를 도시한 단면도이다.24 is a cross-sectional view illustrating the manufacturing steps prepared in the embodiment of the method of manufacturing the semiconductor device shown in FIG. 23.

도 25는 도24에 연이은 제조 단계를 도시한 단면도이다.25 is a sectional view of a manufacturing step following FIG. 24.

도 26은 본 발명의 제 9 실시예에 따른 반도체 장치의 단면도이다.26 is a sectional view of a semiconductor device according to the ninth embodiment of the present invention.

도 27은 도 26에 도시된 반도체 장치의 제조방법의 실시예에서 준비된 제조 단계를 도시한 단면도이다.27 is a cross-sectional view illustrating the manufacturing steps prepared in the embodiment of the method of manufacturing the semiconductor device shown in FIG. 26.

도 28은 도 27에 연이은 제조 단계를 도시한 단면도이다.28 is a sectional view of a manufacturing step following FIG. 27.

도 29는 도 28에 연이은 제조 단계를 도시한 단면도이다.FIG. 29 is a sectional view of a manufacturing step following FIG. 28; FIG.

도 30은 본 발명의 제 10 실시예에 따른 반도체 장치의 단면도이다.30 is a sectional view of a semiconductor device according to the tenth embodiment of the present invention.

도 31은 본 발명의 제 11 실시예에 따른 반도체 장치의 단면도이다.31 is a cross-sectional view of a semiconductor device according to an eleventh embodiment of the present invention.

도 32는 본 발명의 제 12 실시예에 따른 반도체 장치의 단면도이다.32 is a cross-sectional view of a semiconductor device according to a twelfth embodiment of the present invention.

도 33은 본 발명의 제 13 실시예에 따른 반도체 장치의 단면도이다.33 is a sectional view of a semiconductor device according to the thirteenth embodiment of the present invention.

도 34는 본 발명의 제 14 실시예에 따른 반도체 장치의 단면도이다.34 is a sectional view of a semiconductor device according to the fourteenth embodiment of the present invention.

도 35는 본 발명의 제 15 실시예에 따른 반도체 장치의 단면도이다.35 is a sectional view of a semiconductor device according to the fifteenth embodiment of the present invention.

도 36은 도 35에 도시된 반도체 장치의 제조 단계를 설명하기 위한 단면도이다.36 is a cross-sectional view for describing a manufacturing step of the semiconductor device illustrated in FIG. 35.

도 37은 도 36에 연이은 제조 단계를 도시한 단면도이다.FIG. 37 is a sectional view of a manufacturing step following FIG. 36; FIG.

도 38은 도 37에 연이은 제조 단계를 도시한 단면도이다.FIG. 38 is a cross-sectional view of a manufacturing step following FIG. 37. FIG.

도 38은 도 37에 연이은 제조 단계를 도시한 단면도이다.FIG. 38 is a cross-sectional view of a manufacturing step following FIG. 37. FIG.

도 39은 도 38에 연이은 제조 단계를 도시한 단면도이다.39 is a sectional view of a manufacturing step following FIG. 38.

도 40은 도 39에 연이은 제조 단계를 도시한 단면도이다.40 is a cross-sectional view illustrating a manufacturing step subsequent to FIG. 39.

도 41은 도 40에 연이은 제조 단계를 도시한 단면도이다.FIG. 41 is a sectional view of a manufacturing step following FIG. 40; FIG.

도 42는 도 41에 연이은 제조 단계를 도시한 단면도이다.42 is a sectional view of a manufacturing step following FIG. 41.

도 43은 도 42에 연이은 제조 단계를 도시한 단면도이다.43 is a sectional view of a manufacturing step following FIG. 42.

도 44는 본 발명의 제 16 실시예에 따른 반도체 장치의 단면도이다.44 is a sectional view of a semiconductor device according to the sixteenth embodiment of the present invention.

도 45는 본 발명의 제 17 실시예에 따른 반도체 장치의 단면도이다.45 is a sectional view of a semiconductor device according to the seventeenth embodiment of the present invention.

도 46은 본 발명의 제 18 실시예에 따른 반도체 장치의 단면도이다.46 is a sectional view of a semiconductor device according to the eighteenth embodiment of the present invention.

도 47은 도 46에 도시된 반도체 장치의 제조 단계를 설명하기 위한 단면도이다.47 is a cross-sectional view for describing a manufacturing step of the semiconductor device illustrated in FIG. 46.

도 48은 도 47에 연이은 제조 단계를 도시한 단면도이다.48 is a sectional view of a manufacturing step following FIG. 47.

도 49는 도 48에 연이은 제조 단계를 도시한 단면도이다.FIG. 49 is a sectional view of a manufacturing step following FIG. 48; FIG.

도 50은 도 49에 연이은 제조 단계를 도시한 단면도이다. 50 is a sectional view of a manufacturing step following FIG. 49.

본 발명의 목적은 전극의 수를 증가시켰을때에도 외부 연결 전극의 필요한 사이즈와 피치가 보장될 수 있는 신규한 반도체 장치 및 그 반도체 장치의 제조방법을 제공하는 것이다. It is an object of the present invention to provide a novel semiconductor device and a method of manufacturing the semiconductor device in which the required size and pitch of an external connection electrode can be ensured even when the number of electrodes is increased.

본 발명의 일면에 따라, 반도체 기판을 가진 적어도 하나의 반도체 구성체와 상기 반도체 구성체에 형성된 복수의 외부 연결 전극, 상기 반도체 구성체의 일면에 배열되는 절연 시트 부재 및 상부 인터커넥션에 대응하는 절연 시트 부재에 배열되고 반도체 구성체의 외부 연결 전극에 전기적으로 연결되어 있는 연결 패드부를 가지는 복수의 상부 인터커넥션을 포함하는 반도체 장치가 제공된다.According to one aspect of the invention, at least one semiconductor member having a semiconductor substrate and a plurality of external connection electrodes formed on the semiconductor member, an insulating sheet member arranged on one surface of the semiconductor member and an insulating sheet member corresponding to the upper interconnection There is provided a semiconductor device comprising a plurality of top interconnects having a connection pad portion arranged and electrically connected to an external connection electrode of a semiconductor construct.

본 발명의 다른 일면에 따라, 반도체 구성체를 서로 분리시키는 동안 각 반도체 기판과 복수의 연결 패드를 가지는 복수의 반도체 구성체를 베이스 플레이트상에 배열하는 단계;According to another aspect of the present invention, there is provided a method, comprising: arranging a plurality of semiconductor constructs on a base plate, each semiconductor substrate having a plurality of connecting pads, while separating the semiconductor constructs from each other;

상기 반도체 구성체에 대응하는 위치에 개구부를 가지는 적어도 하나의 절연 시트 부재를 배열하는 단계;Arranging at least one insulating sheet member having an opening at a position corresponding to the semiconductor structure;

상기 반도체 구성체간의 절연 시트 부재를 용융하고 고정시키기 위해 절연 시트 부재의 상면으로부터 절연 시트 부재를 가열 및 압축하는 단계;Heating and compressing the insulating sheet member from an upper surface of the insulating sheet member to melt and fix the insulating sheet member between the semiconductor structures;

연결 패드부를 가지며 상기 상부 인터커넥션에 대응하는 절연 시트 부재에 연결 패드부를 배열하기 위해 하나의 반도체 구성체의 연결 패드의 대응부에 연결되는 적어도 하나의 상부 인터커넥션층을 형성하는 단계; 및Forming at least one upper interconnection layer having a connection pad portion and connected to a corresponding portion of the connection pad of one semiconductor construct to arrange the connection pad portion in an insulating sheet member corresponding to the upper interconnection; And

상기 상부 인테커넥션의 상기 연결 패드부가 상기 절연 시트 부재에 배열되는 복수의 반도체 장치를 얻기 위하여 반도체 구성체 사이의 절연 시트 부재를 절단하는 단계를 포함하는 반도체 장치 제조방법이 제공된다. A method of manufacturing a semiconductor device is provided that includes cutting an insulating sheet member between semiconductor structures to obtain a plurality of semiconductor devices in which the connection pad portion of the upper interconnection is arranged on the insulating sheet member.

(제 1 실시예)(First embodiment)

도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 단면도이다. 반도체 장치는 평면 사각형태이고 구리등으로 구성된 금속층(1) 및 금속층(1)의 하면에 형성되고 솔더 레지스트로 구성된 절연층(2)을 가진다. 금속층(1)은 실리콘 기판(5)의 집적 회로에 전자화나 광조사를 방해한다 (이하 서술함). 절연층(2)은 금속층(1)을 보호한다. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. The semiconductor device has a planar rectangular shape and has a metal layer 1 made of copper or the like and an insulating layer 2 formed on the lower surface of the metal layer 1 and made of solder resist. The metal layer 1 interferes with the electronic circuit and light irradiation of the integrated circuit of the silicon substrate 5 (described below). The insulating layer 2 protects the metal layer 1.

평면 사각형태이며 금속층(1)보다 약간 더 작은 반도체 구성체(3)의 하면은 다이 본딩제로 구성된 접착층(4)을 통하여 금속층(1)의 상면 중앙부에 결합된다. 반도체 구성체(3)는 인터커넥션, 기둥상 전극 및 밀봉막을 가지며 (이하 서술함), 일반적으로 CSP라 불린다. 이후 서술되듯이, 특히, 인터커넥션, 기둥상 전극 및 실리콘 웨이퍼위에 밀봉막을 형성하고, 각 반도체 구성체(3)를 얻기 위한 다이싱을 수행하는 방법이 사용되기 때문에 상기 반도체 구성체(3)는 특별히 웨이퍼-레벨 CSP (W-CSP)라 불리기도 한다. 상기 반도체 구성체(3)의 구조가 이하 설명될 것이다.The lower surface of the semiconductor structure 3, which is planar rectangular and slightly smaller than the metal layer 1, is bonded to the central portion of the upper surface of the metal layer 1 through an adhesive layer 4 composed of a die bonding agent. The semiconductor construct 3 has an interconnection, a columnar electrode, and a sealing film (described below), and is generally called a CSP. As will be described later, in particular, since the method of forming a sealing film on the interconnection, the columnar electrode and the silicon wafer, and performing dicing to obtain each semiconductor construct 3 is used, the semiconductor construct 3 is specifically a wafer. Also called Level-CSP (W-CSP). The structure of the semiconductor construct 3 will be described below.

반도체 구성체(3)는 평면 사각형태를 가지며 접착층(4)을 통하여 금속층(1)에 결합되는 실리콘 기판(반도체 기판)을 가진다. 집적 회로(도시되지 않음)가 실리콘 기판(5)의 상면 중앙부에 형성된다. 알루미늄계 금속으로 구성되고 집적 회로에 연결되는 복수의 연결 패드(외부 연결 전극)(6)가 실리콘 기판(5)의 상면 주변부에 형성된다. 실리콘 옥사이드로 구성된 절연막(7)이 실리콘 기판(5)의 상면과 각 연결 패드의 중앙부를 제외한 연결 패드(6)에 형성된다. 각 연결 패드의 중앙부는 절연막(7)내 형성된 개구부(8)를 통하여 노출되어 있다.The semiconductor construct 3 has a planar rectangular shape and has a silicon substrate (semiconductor substrate) bonded to the metal layer 1 through the adhesive layer 4. An integrated circuit (not shown) is formed in the center of the upper surface of the silicon substrate 5. A plurality of connection pads (external connection electrodes) 6 made of aluminum-based metal and connected to the integrated circuit are formed in the upper periphery of the silicon substrate 5. An insulating film 7 made of silicon oxide is formed on the connection pad 6 except for the upper surface of the silicon substrate 5 and the center portion of each connection pad. The central portion of each connection pad is exposed through the opening 8 formed in the insulating film 7.

에폭시 수지나 폴리이미드 수지로 구성된 보호막(절연막)(9)은 실리콘 기판(5)위에 형성된 상기 절연막(7)의 상면에 형성된다. 개구부(10)는 절연막(7)의 개구부(8)에 대응하는 위치에서 보호막(9)내에 형성된다. 구리로 구성된 인터커넥션(11)은 개구부(8, 10)를 통하여 노출된 각 연결 패드(6)의 상면부터 보호막(9) 상면의 소정 부분까지 확장한다. A protective film (insulating film) 9 made of an epoxy resin or a polyimide resin is formed on the upper surface of the insulating film 7 formed on the silicon substrate 5. The opening 10 is formed in the protective film 9 at a position corresponding to the opening 8 of the insulating film 7. The interconnection 11 made of copper extends from an upper surface of each connection pad 6 exposed through the openings 8 and 10 to a predetermined portion of the upper surface of the protective film 9.

구리로 구성된 기둥상 전극(외부 연결 전극)(12)은 각 인터커넥션(11)의 연결 패드부의 상면에 형성된다. 에폭시 수지나 폴리이미드 수지로 구성된 밀봉막(절연막)(13)은 보호막(9)과 인터커넥션(11)의 상면에 형성된다. 밀봉막(13)의 상면은 기둥상 전극(12)의 면과 동일한 면이 된다. 상기 언급하였듯이, W-CSP라 불리는 반도체 구성체(3)는 실리콘 기판(5), 연결 패드(6) 및 절연막(7)을 포함하고 보호막(9), 인터커넥션(11), 기둥상 전극(12) 및 밀봉막(13)도 포함한다. A columnar electrode (external connection electrode) 12 made of copper is formed on the upper surface of the connection pad portion of each interconnection 11. A sealing film (insulating film) 13 made of an epoxy resin or a polyimide resin is formed on the upper surface of the protective film 9 and the interconnection 11. The upper surface of the sealing film 13 is the same surface as that of the columnar electrode 12. As mentioned above, the semiconductor construct 3 called W-CSP comprises a silicon substrate 5, a connection pad 6 and an insulating film 7, and a protective film 9, an interconnection 11, a columnar electrode 12 ) And the sealing film 13 is also included.

사각 프레임형 제 1 절연제(절연 시트 부재)(14)는 반도체 구성체(3) 주위에 금속층(1)의 상면에 배열된다. 제 1 절연제(14)의 상면은 반도체 구성체(3)의 면과 거의 동일한 면이 된다. 평탄한 상면을 가지는 제 2 절연제(15)는 반도체 구성체(3)와 제 1 절연제(14)의 상면에 배열된다. The square frame type first insulation (insulation sheet member) 14 is arranged on the upper surface of the metal layer 1 around the semiconductor structure 3. The upper surface of the first insulating material 14 is almost the same as the surface of the semiconductor constructing body 3. The second insulator 15 having a flat top surface is arranged on the top surface of the semiconductor construct 3 and the first insulator 14.

제 1 절연제(14)는 일반적으로 예를들어, 에폭시 수지와 같은 열경화성 수지를 가진 유리 섬유의 주입에 의해 준비되는 프레프리그 물질이라 불린다. 제 2 절연제(15)는 일반적으로 증강 기판용으로 사용되는 빌드업 물질이라 불린다. 제 2 절연제(15)는 섬유나 충전재와 같은 강화제를 함유하는 에폭시 수지나 BT(Bismaleimide Triazine) 수지와 같은 열경화성 수지로 구성된다. 이러한 경우에, 섬유는 바람직하게는, 유리 섬유나 아라미드 섬유이다. 충전재는 바람직하게는, 실리카 충전재나 세라믹 충전재이다.The first insulation 14 is generally called a prepreg material which is prepared by injection of glass fibers with a thermosetting resin such as, for example, an epoxy resin. The second insulation 15 is generally called a buildup material used for the reinforcement substrate. The second insulation 15 is composed of an epoxy resin containing a reinforcing agent such as fiber or filler or a thermosetting resin such as BT (Bismaleimide Triazine) resin. In this case, the fibers are preferably glass fibers or aramid fibers. The filler is preferably a silica filler or a ceramic filler.

개구부(16)는 기둥상 전극(12)의 상면 중앙부에 대응하는 위치에서 제 2 절연제(15)내에 형성된다. 구리로 구성된 상부 인터커넥션(17)은 매트릭스내에 배열된다. 각 상부 인터커넥션(17)은 개구부(16)를 통하여 절연제(15)의 상면으로부터 노출된 하나의 기둥상 전극(12)에 대응하는 상면으로부터 제 2 절연제(15)의 상면의 소정 부분까지 확장한다. The opening 16 is formed in the second insulation 15 at a position corresponding to the central portion of the upper surface of the columnar electrode 12. The upper interconnection 17 composed of copper is arranged in the matrix. Each upper interconnection 17 extends from an upper surface corresponding to one columnar electrode 12 exposed from the upper surface of the insulation 15 through an opening 16 to a predetermined portion of the upper surface of the second insulation 15. Expand.

솔더 레지스터로 구성된 상부 절연막(18)은 상부 인터커넥션(17)과 제 2 절연제(15)의 상부에 형성된다. 개구부(19)는 상부 인터커넥션(17)의 연결 패드부에 대응하는 위치에서 상부 절연막(18)내에 형성된다. 땜납볼로 형성된 돌출 전극(20)은 개구부(19)내부와 상부에 형성되고 전기적으로(기계적으로) 상부 인터커넥션(17)의 연결 패드부와 연결된다. 돌출 전극(20)은 상부 절연막(18)에 매트릭스내에 배열된다. An upper insulating film 18 composed of a solder resistor is formed on the upper interconnection 17 and the second insulating material 15. The opening 19 is formed in the upper insulating film 18 at a position corresponding to the connection pad portion of the upper interconnection 17. The protruding electrode 20 formed of solder balls is formed in and on the opening 19 and is electrically (mechanically) connected to the connection pad portion of the upper interconnection 17. The protruding electrodes 20 are arranged in a matrix on the upper insulating film 18.

금속층(1)의 사이즈는 반도체 구성체(3)의 사이즈보다 약간 크다. 그 이유는 다음과 같다. 돌출 전극(20)의 배열 영역은 실리콘 기판(5)위의 연결 패드(6)의 수가 증가함에 따라 반도체 구성체(3)의 사이즈보다 약간 크게 구성된다. 이에따라, 상부 인터커넥션(17)의 연결 패드 부분(상부 절연막(18)의 개구부(19)내의 부분)의 사이즈와 피치가 기둥상 전극(12)의 사이즈보다 크게 구성된다.The size of the metal layer 1 is slightly larger than the size of the semiconductor construct 3. The reason for this is as follows. The array region of the protruding electrode 20 is configured to be slightly larger than the size of the semiconductor structure 3 as the number of connection pads 6 on the silicon substrate 5 increases. Accordingly, the size and pitch of the connection pad portion of the upper interconnection 17 (part in the opening 19 of the upper insulating film 18) is configured to be larger than that of the columnar electrode 12.

따라서, 매트릭스내에 배열된 상부 인터커넥션(17)의 연결 패드부는 반도체 구성체(3)에 대응하는 영역뿐 아니라 반도체 구성체(3)의 최외곽면에 배열된 제 1 절연제(14)에 대응하는 영역에도 설치된다. 즉, 매트릭스내에 배열된 돌출 전극(20)중에서, 적어도 최외곽에 위치하는 돌출 전극(20)이 반도체 구성체(3) 주위에 배열된다.Accordingly, the connection pad portions of the upper interconnection 17 arranged in the matrix correspond not only to the region corresponding to the semiconductor construct 3, but also to the region corresponding to the first insulation 14 arranged at the outermost surface of the semiconductor construct 3. It is also installed. That is, of the protruding electrodes 20 arranged in the matrix, at least the outermost protruding electrodes 20 are arranged around the semiconductor construct 3.

상기 설명하였듯이, 이러한 반도체 장치의 특성 때문에, 제 1 절연 부재(14) 및 제 2 절연 부재(15)는 연결 패드(6) 및 절연막(7)뿐만 아니라 보호막(9), 인터커넥션(11), 기둥상 전극(12) 및 밀봉막(13)도 실리콘 기판(5)상에 형성된 반도체 구성체(3)의 주위와 상부에 배열된다. 제 2 절연제(15)내에 형성된 개구부(16)를 통하여 기둥상 전극(12)에 연결된 상부 인터커넥션(17)은 제 2 절연제(15)의 상면에 형성된다.As described above, due to the characteristics of such a semiconductor device, the first insulating member 14 and the second insulating member 15 are not only connected to the pad 6 and the insulating film 7, but also the protective film 9, the interconnection 11, The columnar electrode 12 and the sealing film 13 are also arranged around and on the upper part of the semiconductor structure 3 formed on the silicon substrate 5. An upper interconnection 17 connected to the columnar electrode 12 through an opening 16 formed in the second insulation 15 is formed on the top surface of the second insulation 15.

상기 설명하였듯이, 제 2 절연제(15)의 상면은 평탄하다. 이러한 이유 때문에, 연이은 단계에서 형성되는 상부 인터커넥션(17)과 돌출 전극(20)의 상면의 높이 위치가 일정하게될 수 있고, 결합의 신뢰도가 증가될 수 있다. As described above, the upper surface of the second insulation 15 is flat. For this reason, the height positions of the upper surfaces of the upper interconnections 17 and the protruding electrodes 20 formed in subsequent steps can be made constant, and the reliability of the coupling can be increased.

반도체 장치 제조방법의 실시예가 이후 설명될 것이다. 먼저, 반도체 구성체(3) 제조방법의 실시예가 설명될 것이다. 이러한 경우, 도 2에 도시하였듯이, 알루미늄계 금속으로 구성된 연결 패드(6), 실리콘 옥사이드로 구성된 절연막(7) 및 에폭시 수지나 폴리이미드 수지로 구성된 보호막(9)이 웨이퍼 상태에서 실리콘 기판(반도체 기판)(5)상에 형성되고, 연결 패드(6)의 중앙부는 절연막(7)과 보호막(9)내에 형성된 개구부(8, 10)를 통하여 노출되어 있는 조립 구조가 준비된다. 상기 구조에서, 예정된 기능을 가지는 집적 회로는 웨이퍼 상태에서 실리콘 기판(5)의 영역내에 형성되고, 여기에 각 반도체 구성체가 형성되어야 한다. 각 연결 패드(6)는 대응 영역내에 형성된 집적 회로에 전기적으로 연결된다.An embodiment of a semiconductor device manufacturing method will be described later. First, an embodiment of the method of manufacturing the semiconductor construct 3 will be described. In this case, as shown in Fig. 2, a connection pad 6 made of aluminum-based metal, an insulating film 7 made of silicon oxide, and a protective film 9 made of epoxy resin or polyimide resin are placed in a silicon substrate (semiconductor substrate). 5), an assembly structure in which the central portion of the connection pad 6 is exposed through the openings 8 and 10 formed in the insulating film 7 and the protective film 9 is prepared. In the above structure, an integrated circuit having a predetermined function is formed in the region of the silicon substrate 5 in the wafer state, in which each semiconductor structure must be formed. Each connection pad 6 is electrically connected to an integrated circuit formed in the corresponding area.

다음, 도 3에 도시하였듯이, 하부 금속층(11a)은 보호막(9)의 전체 상면에 형성되고 개구부(8, 10)를 통하여 노출된 연결 패드(6)의 상면을 포함한다. 이러한 경우에, 하부 금속층(11a)은 무전해도금에 의해 형성된 구리층만을 가지거나 스퍼터링에 의해 형성된 구리층만을 가질 것이다. 택일적으로, 구리층은 스퍼터링에 의해 형성된 얇은 티타늄층상에서 스퍼터링에 의해 형성될 수 있다. 여기에 상부 인터커넥션(17)의 하부 금속층을 사용하기도 한다(이후 설명함).Next, as shown in FIG. 3, the lower metal layer 11a includes an upper surface of the connection pad 6 formed on the entire upper surface of the protective film 9 and exposed through the openings 8 and 10. In this case, the lower metal layer 11a will have only a copper layer formed by electroless plating or only a copper layer formed by sputtering. Alternatively, the copper layer may be formed by sputtering on a thin titanium layer formed by sputtering. The lower metal layer of the upper interconnection 17 may also be used hereafter described.

다음, 도금 저항막(21)은 하부 금속층(11a)의 상면에 형성되고 패턴화된다. 이러한 경우, 패턴화된 저항막(21)은 각 인터커넥션(11)의 형성 영역에 대응하는 위치에 개구부(22)를 가진다. 구리 전해도금은 도금 저항막(21)의 각 개구부(22)내 하부 금속층(11a)의 상면에 상부 금속층(11b)를 형성하기 위한 도금 전류 경로로서 하부 금속층(11a)을 사용하여 수행된다. 이후, 도금 저항막(21)은 제거된다.Next, the plating resistance film 21 is formed on the upper surface of the lower metal layer 11a and patterned. In this case, the patterned resistive film 21 has an opening 22 at a position corresponding to the formation region of each interconnection 11. Copper electroplating is performed using the lower metal layer 11a as a plating current path for forming the upper metal layer 11b on the upper surface of the lower metal layer 11a in each opening 22 of the plating resistance film 21. Thereafter, the plating resistance film 21 is removed.

도 4에 도시하였듯이, 도금 저항막(23)은 상부 금속층(11b)을 포함하는 하부 금속층(11a)의 상면에 형성되고 패턴화된다. 이러한 경우, 패턴화된 저항막(23)은 각 기둥상 전극(12)의 형성 영역에 대응하는 위치에 개구부(24)를 가진다. 구리 전해도금은 도금 저항막(23)의 각 개구부(24)내 상부 금속층(11b)의 연결 패드부의 상면에 기둥상 전극(12)을 형성하기 위한 도금 전류 경로로서 하부 금속층(11a)을 사용하여 수행된다. As shown in FIG. 4, the plating resistance film 23 is formed and patterned on the upper surface of the lower metal layer 11a including the upper metal layer 11b. In this case, the patterned resistive film 23 has an opening 24 at a position corresponding to the formation region of each columnar electrode 12. Copper electroplating uses the lower metal layer 11a as a plating current path for forming the columnar electrode 12 on the upper surface of the connection pad portion of the upper metal layer 11b in each opening 24 of the plating resistance film 23. Is performed.

다음, 도금 저항막(23)은 제거된다. 그후, 하부 금속층(11a)의 불필요한 부분은 도 5에 도시되었듯이, 하부 금속층(11a)을 상부 금속층(11b)의 아래에만 남겨두기 위해 마스크로서 기둥상 전극 (12)과 상부 금속층(11b)를 사용하는 에칭에 의해 제거된다. 각각의 남겨진 하부 금속층(11a)과 하부 금속층(11a)의 전체 상면에 형성된 상부 금속층(11b)이 인터커넥션(11)을 구성한다.Next, the plating resistance film 23 is removed. Thereafter, the unnecessary portion of the lower metal layer 11a uses the columnar electrode 12 and the upper metal layer 11b as a mask to leave the lower metal layer 11a only under the upper metal layer 11b, as shown in FIG. It is removed by the etching used. Each remaining lower metal layer 11a and the upper metal layer 11b formed on the entire upper surface of the lower metal layer 11a constitute an interconnect 11.

도 6에 도시되었듯이, 에폭시 수지나 폴리이미드 수지로 구성된 밀봉막(13)은 보호막(9), 기둥상 전극(12) 및 스크린 프린팅, 스핀 코팅 또는 다이 코팅에 의한 인터커넥션(11)의 전체 상면에 형성된다. 밀봉막(13)은 기둥상 전극(12)의 높이 이상의 두께를 가진다. 따라서, 이 상태에서, 기둥상 전극(12)의 상면은 밀봉막(13)으로 덮인다. 밀봉막(13)과 기둥상 전극(12)의 상면은 도 7에 도시되었듯이, 기둥상 전극(12)의 상면을 노출시키기 위해 적당히 연마된다. 기둥상 전극(12)의 노출된 상면을 포함하는 밀봉막(13)의 상면도 평면화된다. As shown in FIG. 6, the sealing film 13 composed of epoxy resin or polyimide resin is used to form the entirety of the interconnection 11 by the protective film 9, the columnar electrode 12 and screen printing, spin coating or die coating. It is formed on the upper surface. The sealing film 13 has a thickness equal to or greater than the height of the columnar electrode 12. Therefore, in this state, the upper surface of the columnar electrode 12 is covered with the sealing film 13. The top surface of the sealing film 13 and the columnar electrode 12 is appropriately polished to expose the top surface of the columnar electrode 12, as shown in FIG. The top surface of the sealing film 13 including the exposed top surface of the columnar electrode 12 is also planarized.

기둥상 전극(12)의 상면이 적당히 연마되는 이유는 전해도금에 의해 형성된 기둥상 전극(12)의 높이가 다양하여 그 다양성을 상쇄하는 균일화가 필요하기 때문이다. 연구리로 구성된 기둥상 전극(12)과 에폭시 수지등으로 구성된 밀봉막(13)을 동시에 연마하기 위해서 적당한 조도의 연마석을 가지는 그라인더가 사용된다. The reason why the upper surface of the columnar electrode 12 is appropriately polished is that the height of the columnar electrode 12 formed by electroplating varies, and uniformity is required to offset the diversity. A grinder having abrasive stones of appropriate roughness is used to simultaneously polish the columnar electrode 12 composed of the study material and the sealing film 13 composed of an epoxy resin or the like.

도 8에 도시되었듯이, 접착층(4)은 실리콘 기판(5)의 전체 하면에 결합된다. 접착층(4)은 에폭시 수지나 폴리이미드 수지와 같은 다이 본딩제로 구성되어 있고, 가열 및 압축에 의해 일시적으로 고정된 상태에서 실리콘 기판(5)에 접착된다. 다음, 실리콘 기판(5)에 접착된 접착층(4)은 다이싱 테잎(도시되지 않음)에 결합된다. 도 9에 도시된 다이싱 단계후, 각 구성체는 다이싱 테잎으로부터 벗겨진다. 이에따라, 도 1에 도시되었듯이, 실리콘 기판(5)의 하면에 각 접착층(4)을 가지는 복수의 반도체 구성체(3)가 얻어진다. As shown in FIG. 8, the adhesive layer 4 is bonded to the entire lower surface of the silicon substrate 5. The adhesive layer 4 is made of a die bonding agent such as an epoxy resin or a polyimide resin, and is bonded to the silicon substrate 5 in a state of being temporarily fixed by heating and compression. Next, the adhesive layer 4 bonded to the silicon substrate 5 is bonded to a dicing tape (not shown). After the dicing step shown in FIG. 9, each component is peeled off the dicing tape. As a result, as shown in FIG. 1, a plurality of semiconductor structures 3 having respective adhesive layers 4 on the lower surface of the silicon substrate 5 are obtained.

이렇게 얻어진 반도체 구성체(3)에서, 접착층(4)은 실리콘 기판(5)의 하면에 있다. 따라서, 다이싱 단계후, 각 반도체 구성체(3)의 실리콘 기판(5)의 하면에 접착층을 형성하기 위한 귀찮은 조작이 불필요하다. 다이싱 단계후 각 반도체 구성체에서 다이싱 테잎을 벗기기 위한 조작은 다이싱 단계후 각 반도체 구성체(3)의 실리콘 기판(5)의 하면에 접착층을 형성하기 위한 조작보다 단순하다. In the semiconductor structure 3 thus obtained, the adhesive layer 4 is on the lower surface of the silicon substrate 5. Therefore, after the dicing step, troublesome operation for forming an adhesive layer on the lower surface of the silicon substrate 5 of each semiconductor construct 3 is unnecessary. The operation for peeling the dicing tape from each semiconductor construct after the dicing step is simpler than the operation for forming the adhesive layer on the lower surface of the silicon substrate 5 of each semiconductor construct 3 after the dicing step.

실시예가 이후 설명될 것인데, 도 1에 도시된 반도체 장치는 상기 방법에서 얻어진 반도체 구성체(3)를 사용하여 제조된다. 먼저, 도 10에서 도시하였듯이, 베이스 플레이트(31)가 준비된다. 베이스 플레이트(31)는 너무 커서 이후 설명되듯이, 도 1에 도시된 금속층(1)의 상면을 구성하는 복수의 구리 호일이 샘플될 수 있다. 베이스 플레이트(31)는 사각 평면 형태, 바람직하게는, 그 형태가 한정되지는 않더라도 거의 사각 평면 형태이다. 구리 호일(1a)은 접착층(32)을 통해 베이스 플레이트(31)의 상면에 결합된다.An embodiment will be described later, wherein the semiconductor device shown in FIG. 1 is manufactured using the semiconductor construct 3 obtained in the above method. First, as shown in FIG. 10, the base plate 31 is prepared. The base plate 31 is so large that as described later, a plurality of copper foils constituting the top surface of the metal layer 1 shown in FIG. 1 can be sampled. The base plate 31 is in the form of a quadrangular plane, preferably, although the shape is not limited, it is almost a quadrangular plane. The copper foil 1a is bonded to the top surface of the base plate 31 through the adhesive layer 32.

베이스 플레이트(31)는 유리, 세라믹 또는 수지와 같은 절연제로 구성될 수 있다. 이 경우, 알루미늄으로 구성된 베이스 플레이트는 하나의 예로서 사용된다. 사이즈와 관련하여, 알루미늄으로 구성된 베이스 플레이트(31)는 약 0.4 mm의 두께를 가지고, 구리 호일(1a)은 약 0.012 mm의 두께를 가진다. 구리 호일(1a)은 너무 얇아서 베이스 플레이트로 제공될 수 없기 때문에, 베이스 플레이트 (31)이 사용된다. 구리 호일(1a)은 제조 단계에서 대전방지막으로 사용된다.The base plate 31 may be made of an insulating material such as glass, ceramic or resin. In this case, a base plate made of aluminum is used as one example. In relation to the size, the base plate 31 made of aluminum has a thickness of about 0.4 mm, and the copper foil 1a has a thickness of about 0.012 mm. Since the copper foil 1a is so thin that it cannot be provided to the base plate, the base plate 31 is used. The copper foil 1a is used as an antistatic film in the manufacturing step.

다음, 반도체 구성체(3)의 실리콘 기판(5)의 하면에 결합된 접착층(4)은 구리 호일(1a) 상면의 복수의 예정된 부분에 결합된다. 이러한 결합 공정에서, 접착층(4)은 가열과 압축에 의해 결과적으로 고정된다. 매트릭스내 배열된 각 개구부를 가지는 2개의 제 1 절연 시트 부재 (14a 및 14b)는 선형화되어 반도체 구성체(3)와 최외곽부에 배열된 외부 반도체 구성체 사이의 구리 호일(1a)의 상면에 쌓인다. 제 2 절연 시트 부재(15a)는 제 1 절연 시트 부재(14b)의 상면에 놓인다. 2개의 제 1 절연 시트 부재(14a 및 14b)가 쌓여서 배열된 이후 반도체 구성체(3)가 배열될 것이다. Next, the adhesive layer 4 bonded to the lower surface of the silicon substrate 5 of the semiconductor construct 3 is bonded to a plurality of predetermined portions of the upper surface of the copper foil 1a. In this bonding process, the adhesive layer 4 is subsequently fixed by heating and compression. Two first insulating sheet members 14a and 14b having respective openings arranged in the matrix are linearized and stacked on the upper surface of the copper foil 1a between the semiconductor construct 3 and the outer semiconductor construct arranged at the outermost portion. The second insulating sheet member 15a is placed on the upper surface of the first insulating sheet member 14b. The semiconductor structure 3 will be arranged after the two first insulating sheet members 14a and 14b are stacked and arranged.

각 매트릭스 형태를 가지는 제 1 절연 시트 부재 (14a 및 14b)가 하기의 방법으로 얻어질 수 있다. 유리 섬유가 에폭시 수지와 같은 열경화성 수지에 주입된다. 열경화성 수지는 시트형태의 프레프리그 물질을 준비하기 위해 반고정화된다. 복수의 사각 개구부(33)가 다이 커팅 또는 에칭에 의한 프레프리그 물질내에 형성된다. 이러한 경우, 평탄화를 위해, 각 제 1 절연 시트 부재(14a 및 14b)는 시트형태의 막이라야 한다. 그러나, 상기 물질이 항상 프레프리그 물질일 필요는 없다. 열경화성 수지 또는 유리 섬유나 실리카 충전재와 같은 강화제를 분산시키는 열경화성 수지가 사용될 수 있다. First insulating sheet members 14a and 14b having respective matrix forms can be obtained by the following method. Glass fibers are injected into a thermosetting resin such as an epoxy resin. The thermosetting resin is semi-fixed to prepare the prepreg material in sheet form. A plurality of rectangular openings 33 are formed in the prepreg material by die cutting or etching. In this case, for the purpose of planarization, each of the first insulating sheet members 14a and 14b should be a sheet-like film. However, the material need not always be a prepreg material. Thermosetting resins or thermosetting resins which disperse reinforcing agents such as glass fibers or silica fillers can be used.

제 2 절연 시트 부재(15a)는 한정되는 것은 아니지만, 바람직하게는, 빌드업 물질로 구성된다. 빌드업 물질로서, 실리카 충전재와 혼합되고 반고정화되는 에폭시 수지나 BT 수지와 같은 열경화성 수지가 사용될 수 있다. 그러나, 제 2 절연 시트 부재(15a)로서, 상기 설명한 프레프리그 물질 또는 어떠한 충전재도 포함하지 않거나 단지 열경화성 수지만 포함하는 물질이 사용될 수 있다. The second insulating sheet member 15a is not limited, but is preferably made of a buildup material. As the build-up material, thermosetting resins such as epoxy resins or BT resins which are mixed and semi-fixed with silica filler can be used. However, as the second insulating sheet member 15a, the above-described prepreg material or a material which does not contain any filler or only includes a thermosetting resin can be used.

제 1 절연 시트 부재(14a 및 14b)의 개구부(33) 사이즈는 반도체 구성체(3)의 사이즈보다 약간 크다. 이러한 이유 때문에, 제 1 절연 시트 부재(14a 및 14b)와 반도체 구성체 (3)의 사이에 갭(34)이 형성된다. 갭(34)의 길이는 약 0.1 내지 0.5 mm 이다. 제 1 절연 시트 부재(14a 및 14b)의 전체 두께는 반도체 구성체(3)의 두께보다 두껍다. 제 1 절연 시트 부재(14a 및 14b)는 이후 설명되듯이, 제 1 절연 시트 부재가 가열 압축될때 갭(34)을 채울만큼 충분히 두껍다.The opening 33 size of the first insulating sheet members 14a and 14b is slightly larger than the size of the semiconductor constructing body 3. For this reason, a gap 34 is formed between the first insulating sheet members 14a and 14b and the semiconductor structure 3. The length of the gap 34 is about 0.1 to 0.5 mm. The overall thickness of the first insulating sheet members 14a and 14b is thicker than the thickness of the semiconductor construct 3. The first insulating sheet members 14a and 14b are thick enough to fill the gap 34 when the first insulating sheet member is heat compressed, as will be described later.

이러한 경우, 같은 두께를 가지는 제 1 절연 시트 부재(14a 및 14b)가 사용된다. 그러나, 제 1 절연 시트 부재(14a 및 14b)는 다른 두께를 가질 수 있다. 제 1 절연 시트 부재는 상기 설명하였듯이 2개의 층을 포함할 수 있다. 그러나, 제 1 절연시트 부재는 1개 또는 3개 이상의 층을 포함할 수 있다. 제 2 절연 시트 부재(15a)의 두께는 도 1에 도시된 반도체 구성체(3)상에 형성된 제 2 절연제(15)의 두께와 같거나 약간 크다. In this case, the first insulating sheet members 14a and 14b having the same thickness are used. However, the first insulating sheet members 14a and 14b may have different thicknesses. The first insulating sheet member may include two layers as described above. However, the first insulating sheet member may include one or three or more layers. The thickness of the second insulation sheet member 15a is equal to or slightly larger than the thickness of the second insulation 15 formed on the semiconductor construct 3 shown in FIG.

다음, 제 1 절연 시트 부재(14a 및 14b)와 제 2 절연 시트 부재(15a)는 도 11에 도시된 한쌍의 가열/압축 플레이트 (35 및 36)를 사용하여 가열 및 압축된다. 이에따라, 제 1 절연 시트 부재(14a 및 14b)내에 용융된 열경화성 수지는 제 1 절연 시트 부재(14a 및 14b)와 반도체 구성체(3) 사이에 도 10에 도시된 갭(34)을 채우기 위해 압착된다. 연이은 냉각 공정으로, 반도체 구성체(3)와 반도체 구성체 사이의 구리 호일(1a)이 접착되는 동안 열경화성 수지가 고정된다. 이러한 방법으로, 도 11에 도시하였듯이, 강화제를 포함하는 열경화성 수지로 구성된 제 1 절연제(14)는 반도체 구성체(3)와 최외곽부에 배열된 외부 반도체 구성체 사이의 구리 호일(1a)의 상면에 형성되고, 베이스 플레이트(31)에 접착된다. 추가적으로, 강화제를 포함하는 열경화성 수지로 구성된 제 2 절연제(15)가 반도체 구성체(3)와 제 1 절연제(14)의 상면에 형성된다.Next, the first insulating sheet members 14a and 14b and the second insulating sheet member 15a are heated and compressed using the pair of heating / compression plates 35 and 36 shown in FIG. Accordingly, the thermosetting resin melted in the first insulating sheet members 14a and 14b is compressed to fill the gap 34 shown in FIG. 10 between the first insulating sheet members 14a and 14b and the semiconductor construct 3. . In the subsequent cooling process, the thermosetting resin is fixed while the copper foil 1a is adhered between the semiconductor construct 3 and the semiconductor construct. In this way, as shown in Fig. 11, the first insulating material 14 composed of a thermosetting resin containing a reinforcing agent is the upper surface of the copper foil 1a between the semiconductor structure 3 and the outer semiconductor structure arranged at the outermost part. It is formed on and adhered to the base plate 31. In addition, a second insulator 15 made of a thermosetting resin including a reinforcing agent is formed on the upper surface of the semiconductor construct 3 and the first insulator 14.

이러한 경우에, 도 7에 도시되었듯이, 웨이퍼 상태에서 각 반도체 구성체(3)내의 기둥상 전극(12)은 균일한 높이를 가진다. 추가적으로, 기둥상 전극(12)의 상면을 포함하는 밀봉막(13)의 상면은 평탄화된다. 이러한 이유 때문에, 도 11에 도시된 상태에서, 복수의 반도체 구성체(3)가 같은 두께를 가진다. In this case, as shown in FIG. 7, in the wafer state, the columnar electrodes 12 in each semiconductor structure 3 have a uniform height. In addition, the top surface of the sealing film 13 including the top surface of the columnar electrode 12 is planarized. For this reason, in the state shown in FIG. 11, the plurality of semiconductor structures 3 have the same thickness.

도 11에 도시된 상태에서, 1층의 강화제(예, 실리카 충전재)의 직경에 의해 반도체 구성체(3)의 상면보다 높은 가상판을 압축 한계면으로서 정의하는 동안 가열 및 압축이 수행된다. 반도체 구성체(3)상의 제 2 절연제(15)는 강화제(예, 실리카 충전재)의 직경과 같은 두께를 얻을 수 있다. 한쌍의 가열/압축 플레이트 (35 및 36)를 가지는 프레스로서 오픈-엔디드(오픈) 플렛 프레스가 사용될 때, 절연 시트 부재 (14a, 14b 및 15a)내에 과량의 열경화성 수지가 한쌍의 가열/압축 플레이트 (35 및 36)에 의하여 압착된다. In the state shown in FIG. 11, heating and compression are performed while defining a virtual plate higher than the upper surface of the semiconductor structure 3 as the compression limiting surface by the diameter of one layer of reinforcing agent (eg, silica filler). The second insulator 15 on the semiconductor construction 3 can obtain a thickness equal to the diameter of the reinforcing agent (eg, silica filler). When an open-ended (open) flat press is used as a press having a pair of heating / compression plates 35 and 36, an excess of thermosetting resin in the insulating sheet members 14a, 14b and 15a is applied to a pair of heating / compression plates ( 35 and 36).

제 2 절연제(15)의 상면은 상부에서 가열/압축 플레이트(36)의 하면에 의해 압축되기 때문에 평면이다. 따라서, 제 2 절연제(15)의 상면을 평탄화시키는 연마 단계가 불필요하다. 구리 호일(1a)이 비교적 큰 사이즈(예를들어, 약 500×500 mm)를 가질 때도 제 2 절연제(15)는 구리 호일(1a)에 배열된 복수의 반도체 구성체(3)와 관련하여 즉시 쉽게 평탄화될 수 있다. The upper surface of the second insulation 15 is planar because it is compressed by the lower surface of the heating / compression plate 36 at the top. Therefore, the polishing step for flattening the upper surface of the second insulation 15 is unnecessary. Even when the copper foil 1a has a relatively large size (eg, about 500 × 500 mm), the second insulation 15 is immediately in connection with the plurality of semiconductor constructs 3 arranged in the copper foil 1a. It can be flattened easily.

제 1 절연제(14) 및 제 2 절연제(15)는 섬유나 충전재와 같은 강화제를 포함하는 열경화성 수지로 구성된다. 이러한 이유 때문에, 열경화성 수지로만 구성된 구조와 비교하여 열경화성 수지를 고정하는데 있어 수축으로 인한 응력이 감소될 수 있다. 이것은 구리 호일(1a)의 뒤틀림을 막기도 한다. The first insulation 14 and the second insulation 15 are composed of a thermosetting resin containing a reinforcing agent such as fibers or fillers. For this reason, the stress due to shrinkage in fixing the thermosetting resin can be reduced in comparison with the structure composed only of the thermosetting resin. This also prevents warping of the copper foil 1a.

도 11에 도시된 제조 단계에서, 가열 및 압축이 분리된 수단에 의해 수행될 수 있다. 즉, 예를들어, 반도체 구성체(3)의 하면이 히터로 가열되는 동안 상면만 압축이 수행된다. 택일적으로, 가열 및 압축은 분리된 단계에서 수행될 수 있다. In the manufacturing step shown in FIG. 11, heating and compression can be performed by separate means. That is, for example, only the upper surface is compressed while the lower surface of the semiconductor structure 3 is heated by the heater. Alternatively, heating and compression may be performed in separate steps.

도 11에 도시된 제조 단계가 끝났을때 제 1 절연제(14), 제 2 절연제(15), 반도체 구성체(3) 및 구리 호일(1a)이 집적된다. 이것들은 물론 필요한 강도를 유지할 수 있다. 다음, 베이스 플레이트(31)과 접착층(32)가 연마 또는 에칭에 의해 벗겨지거나 제거된다. 이러한 공정은 다이싱에서 부하를 감소시키고(이후 언급됨), 생산물로서 반도체 장치의 두께를 감소시키기 위하여 수행된다. 도 10에 도시된 제조 단계에서, 절연 시트 부재(14a, 14b 및 15a)가 일시적인 접촉 본딩에 의해 일시적으로 고정되고 구리 호일(1a)의 상면에 일시적으로 결합되었을 때, 베이스 플레이트(31)과 접착층(32)이 이러한 단계 이후 연마 또는 에칭에 의해 벗겨지거나 제거될 것이다.At the end of the manufacturing steps shown in FIG. 11, the first insulation 14, the second insulation 15, the semiconductor construction 3 and the copper foil 1a are integrated. These can of course maintain the required strength. Next, the base plate 31 and the adhesive layer 32 are peeled off or removed by polishing or etching. This process is carried out to reduce the load in dicing (hereinafter referred to) and to reduce the thickness of the semiconductor device as a product. In the manufacturing step shown in Fig. 10, when the insulating sheet members 14a, 14b and 15a are temporarily fixed by temporary contact bonding and temporarily bonded to the upper surface of the copper foil 1a, the base plate 31 and the adhesive layer 32 will be peeled off or removed by polishing or etching after this step.

다음, 도 12에 도시되었듯이, 제 2 절연제(15)를 레이저 빔으로 조사하기 위한 레이저 가공에 의해 기둥상 전극(12)의 상면 중앙부에 대응하는 위치에서 제 2 절연제(15)내에 개구부(16)가 형성된다. 이후, 필요에 따라 개구부(16)내에서 생성된 에폭시 스미어가 디스머링 공정에 의해 제거된다.Next, as shown in FIG. 12, the opening in the second insulation 15 at a position corresponding to the central portion of the upper surface of the columnar electrode 12 by laser processing for irradiating the second insulation 15 with a laser beam. 16 is formed. Thereafter, if necessary, the epoxy smear generated in the opening 16 is removed by a desmerizing process.

도 13에 도시되었듯이, 상부 인터커넥션 형성층(17a)은 제 2 절연제(15)의 전체 상면에 형성되고, 개구부(16)를 통하여 노출된 기둥상 전극(12)의 상면을 포함한다. 동시에, 금속막(1b)은 구리 호일(1a)의 하면에 형성된다. 이러한 경우, 각 상부 인터커넥션 형성층(17a)과 금속막(1b)은 예를들어, 무전해도금에 의한 구리층으로부터 형성된 하부 금속층과 도금 전류 경로로서 하부 금속층을 사용하는 구리 전해도금을 수행함으로써 하부 금속층의 면에 형성된 상부 금속층을 포함한다. As shown in FIG. 13, the upper interconnection forming layer 17a is formed on the entire upper surface of the second insulation 15 and includes the upper surface of the columnar electrode 12 exposed through the opening 16. At the same time, the metal film 1b is formed on the lower surface of the copper foil 1a. In this case, each upper interconnection forming layer 17a and the metal film 1b may be formed by, for example, lowering the lower metal layer formed from the copper layer by electroless plating and lowering the copper electrode by using the lower metal layer as the plating current path. And an upper metal layer formed on the side of the metal layer.

상부 인터커넥션 형성층(17a)이 사진 평판에 의해 패턴화되었을때, 상부 인터커넥션(17)이 도 14에 도시되었듯이, 제 2 절연제(15) 상면의 예정된 위치에 형성된다. 이러한 상태에서, 상부 인터커넥션(17)은 제 2 절연제(15)의 개구부(16)를 통하여 기둥상 전극(12)의 상면에 연결된다. 구리 호일(1a)과 그 하면에 형성된 금속막(1b)은 금속층(1)을 형성한다.When the upper interconnection forming layer 17a is patterned by a photographic flat plate, the upper interconnection 17 is formed at a predetermined position on the upper surface of the second insulation 15, as shown in FIG. In this state, the upper interconnection 17 is connected to the top surface of the columnar electrode 12 through the opening 16 of the second insulation 15. The copper foil 1a and the metal film 1b formed on the lower surface form the metal layer 1.

도 15에 도시되었듯이, 솔더 레지스트로 구성된 상부 절연막(18)은 스크린 프린팅이나 스핀 코팅에 의한 상부 인터커넥션(17)을 포함하는 제 2 절연제(15)의 전체 상면에 형성된다. 이러한 경우, 상부 절연막(18)은 상부 인터커넥션(17)의 연결 패드부에 대응하는 위치에 개구부(19)를 갖는다. 추가적으로, 솔더 레지스터로 구성된 절연층(2)은 스핀 코팅에 의한 금속층(1)의 하면에 형성된다. 다음, 돌출 전극(20)은 개구부(19)의 내부 및 상부에 형성되고 상부 인터커넥션(17)의 연결 패드부에 연결된다. As shown in FIG. 15, an upper insulating film 18 composed of solder resist is formed on the entire upper surface of the second insulating material 15 including the upper interconnection 17 by screen printing or spin coating. In this case, the upper insulating film 18 has an opening 19 at a position corresponding to the connection pad portion of the upper interconnection 17. In addition, an insulating layer 2 composed of a solder resistor is formed on the lower surface of the metal layer 1 by spin coating. The protruding electrode 20 is then formed in and on the opening 19 and is connected to the connection pad portion of the upper interconnection 17.

도 16에 도시되었듯이, 상부 절연막(18), 제 1 절연제(14), 제 2 절연제(15), 금속층(1) 및 절연층(2)이 인접한 반도체 구성체(3) 사이에서 절단되었을 때, 도 1에 도시된 복수의 반도체 장치가 얻어진다.As shown in FIG. 16, the upper insulating film 18, the first insulating film 14, the second insulating film 15, the metal layer 1 and the insulating layer 2 have been cut between the adjacent semiconductor structures 3. At that time, a plurality of semiconductor devices shown in Fig. 1 are obtained.

이렇게 얻어진 반도체 장치에서, 반도체 구성체(3)의 기둥상 전극(12)에 연결된 상부 인터커넥션(17)은 무전해도금(또는 스퍼터링) 및 전해도금에 의해 형성된다. 이러한 이유 때문에, 각 상부 인터커넥션(17)과 반도체 구성체(3)의 대응하는 기둥상 전극(12) 사이의 전도성 연결이 신뢰적으로 보장될 수 있다.In the semiconductor device thus obtained, the upper interconnection 17 connected to the columnar electrode 12 of the semiconductor structure 3 is formed by electroless plating (or sputtering) and electroplating. For this reason, a conductive connection between each upper interconnection 17 and the corresponding columnar electrode 12 of the semiconductor construction 3 can be reliably ensured.

상기 제조방법에서, 복수의 반도체 구성체(3)는 접착층(4)을 통하여 구리 호일(1a)위에 배열된다. 제 1 절연제(14), 제 2 절연제(15), 상부 인터커넥션(17), 상부 절연막(18) 및 돌출 전극(20)이 복수의 반도체 구성체(3)를 위해 즉시 형성된다. 그후, 복수의 반도체 장치를 얻기 위해서 반도체 구성체가 분리된다. 따라서, 제조 단계가 단순화될 수 있다. 추가적으로, 도 12에 도시된 제조 단계로부터, 복수의 반도체 구성체(3)는 구리 호일(1a)과 함께 운반될 수 있다. 이것이 또한 제조 단계를 단순화한다.In the above manufacturing method, a plurality of semiconductor structures 3 are arranged on the copper foil 1a through the adhesive layer 4. First insulation 14, second insulation 15, upper interconnection 17, upper insulation 18 and protruding electrode 20 are immediately formed for the plurality of semiconductor constructs 3. Thereafter, the semiconductor structure is separated to obtain a plurality of semiconductor devices. Thus, the manufacturing step can be simplified. In addition, from the manufacturing step shown in FIG. 12, a plurality of semiconductor constructs 3 can be conveyed with the copper foil 1a. This also simplifies the manufacturing step.

상기 제조방법에서, 도 10에 도시하였듯이, 인터커넥션(11)과 기둥상 전극(12)을 갖는 CSP 타입의 반도체 구성체는 접착층(4)을 통하여 구리 호일(1a)과 결합된다. 여기서, 예를들어, 실리콘 기판(5)위에 연결 패드(6)와 절연막(7)을 가지는 일반적인 반도체 칩이 구리 호일(1a)에 결합되고 상기 반도체 칩 주위에 형성된 밀봉막위에 인터커넥션과 기둥상 전극이 형성되는 경우에 비하여 비용이 감소될 수 있다. In the above manufacturing method, as shown in FIG. 10, the CSP type semiconductor construct having the interconnect 11 and the columnar electrode 12 is bonded with the copper foil 1a through the adhesive layer 4. Here, for example, a general semiconductor chip having a connection pad 6 and an insulating film 7 on the silicon substrate 5 is bonded to the copper foil 1a and interconnected and pillar-shaped on a sealing film formed around the semiconductor chip. The cost can be reduced as compared to the case where an electrode is formed.

예를들어, 절단 전에 구리 호일(1a)이 실리콘 웨이퍼와 같은 소정 사이즈의 대략의 원형을 가진다고 가정한다. 이러한 경우, 구리 호일(1a)에 결합된 반도체 칩 주위에 형성된 밀봉막위에 인터커넥션과 기둥상 전극이 형성된다면, 공정 영역이 증가한다. 다시 말해서, 저밀도 공정이 수행되기 때문에 사이클당 공정된 웨이퍼 수가 감소된다. 이것은 생산량을 감소시키고 비용을 증가시킨다.For example, assume that the copper foil 1a has a roughly round shape of a predetermined size, such as a silicon wafer, before cutting. In such a case, if interconnection and columnar electrodes are formed on the sealing film formed around the semiconductor chip bonded to the copper foil 1a, the process area is increased. In other words, because the low density process is performed, the number of wafers processed per cycle is reduced. This reduces production and increases costs.

대조적으로, 상기 설명한 제조방법에서는 인터커넥션(11)과 기둥상 전극(12)을 가지는 CSP 타입의 반도체 구성체(3)가 접착층(4)을 통하여 구리 호일(1a)에 결합된 후에, 빌드업이 수행된다. 기둥상 전극(12)의 형성까지 고밀도 공정이 수행되기 때문에 공정 수는 증가해도 효율성이 증대된다. 이러한 이유로, 공정 수의 증가를 고려하더라도 총비용은 감소될 수 있다. In contrast, in the above-described manufacturing method, after the CSP type semiconductor construct 3 having the interconnect 11 and the columnar electrode 12 is bonded to the copper foil 1a through the adhesive layer 4, the buildup is performed. Is performed. Since the high density process is performed until the formation of the columnar electrode 12, efficiency increases even if the number of processes increases. For this reason, the total cost can be reduced, even considering the increase in the number of processes.

상기 설명된 실시예에서, 돌출 전극(20)은 반도체 구성체(3)와 그 주위의 제 1 절연제(14)의 전체 상면에 대응하는 매트릭스내에 배열된다. 그러나, 돌출 전극(20)은 반도체 구성체(3) 주위의 제 1 절연제(14)에 대응하는 영역에만 배열될 것이다. 돌출 전극(20)은 반도체 구성체(3) 주위에 전체적으로 형성되지 아니하고 반도체 구성체(3)의 4면중 1면 내지 3면에만 형성된다. 이러한 경우, 제 1 절연제(14)는 사각 프레임 형태일 필요가 없으며 돌출 전극(20)이 형성되는 면에만 배열될 수 있다.In the embodiment described above, the protruding electrodes 20 are arranged in a matrix corresponding to the entire top surface of the semiconductor construct 3 and the first insulation 14 around it. However, the protruding electrode 20 will be arranged only in the region corresponding to the first insulation 14 around the semiconductor construct 3. The protruding electrodes 20 are not formed around the semiconductor constructing body 3 as a whole, but are formed only on 1 to 3 of 4 sides of the semiconductor constructing 3. In this case, the first insulation 14 need not be in the form of a square frame and can be arranged only on the surface on which the protruding electrode 20 is formed.

(제 2 실시예)(Second embodiment)

도 17은 본 발명의 제 2 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 절연층(2)이 없다는 점에서 도 1에 도시된 것과 다르다. 17 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. This semiconductor device differs from that shown in FIG. 1 in that there is no insulating layer 2.

제 2 실시예에 따른 반도체 장치의 제조에 있어서는, 도 15에 도시된 제조 단계에서 금속층(1)의 하면에 어떠한 절연층(2)도 형성되지 않는다. 돌출 전극(20)이 형성된 후에, 상부 절연막(18), 제 1 절연제(14), 제 2 절연제(15) 및 금속층(1)이 인접한 반도체 구성체(3) 사이에서 절단된다. 이에따라, 도 17에 도시된 복수의 반도체 장치가 얻어진다. 이렇게 얻어진 반도체 장치는 절연층(2)이 없어서 얇을 수 있다. In the manufacture of the semiconductor device according to the second embodiment, no insulating layer 2 is formed on the lower surface of the metal layer 1 in the manufacturing step shown in FIG. After the protruding electrode 20 is formed, the upper insulating film 18, the first insulating material 14, the second insulating material 15, and the metal layer 1 are cut between the adjacent semiconductor structures 3. As a result, a plurality of semiconductor devices shown in FIG. 17 are obtained. The semiconductor device thus obtained can be thin without the insulating layer 2.

(제 3 실시예)(Third embodiment)

도 18은 본 발명의 제 3 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 도 13에 도시된 제조 단계에서 구리 호일(1a)의 하면에 금속층(1b)의 형성을 생략하고, 도 15에 도시된 제조 단계에서 절연층(2)을 형성하여 얻어질 수 있다. 18 is a cross-sectional view of a semiconductor device according to a third embodiment of the present invention. This semiconductor device can be obtained by omitting the formation of the metal layer 1b on the lower surface of the copper foil 1a in the manufacturing step shown in FIG. 13 and forming the insulating layer 2 in the manufacturing step shown in FIG. .

(제 4 실시예)(Example 4)

도 19는 본 발명의 제 4 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 도 13에 도시된 제조 단계에서 구리 호일(1a)의 하면에 금속층(1b)의 형성을 생략하고, 도 15에 도시된 제조 단계에서 절연층(2)의 형성을 생략하여 얻어질 수 있다. 19 is a cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention. This semiconductor device is obtained by omitting the formation of the metal layer 1b on the lower surface of the copper foil 1a in the manufacturing step shown in FIG. 13, and omitting the formation of the insulating layer 2 in the manufacturing step shown in FIG. Can be.

(제 5 실시예)(Example 5)

도 20은 본 발명의 제 5 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 금속층(1)만이 아니라 절연층(2)도 없다는 점에서 도 1에 도시된 것과 다르다. 20 is a sectional view of a semiconductor device according to the fifth embodiment of the present invention. This semiconductor device differs from that shown in FIG. 1 in that there is not only the metal layer 1 but also the insulating layer 2.

제 5 실시예에 따른 반도체 장치의 제조에 있어서는 예를들어, 도 15에 도시된 제조 단계에서 금속층(1)의 하면에 절연층(2)의 형성이 생략된다. 돌출 전극(20)이 형성된 후에, 금속층(1)은 연마 또는 에칭에 의해 제거된다. 다음, 상부 절연막(18), 제 1 절연제(14) 및 제 2 절연제(15)가 인접한 반도체 구성체(3) 사이에서 절단된다. 이에따라, 도 20에 도시된 복수의 반도체 장치가 얻어진다. 이렇게 얻어진 반도체 장치는 금속층(1)만이 아니라 절연층(2)도 없기 때문에 더 얇을 수 있다.In the manufacture of the semiconductor device according to the fifth embodiment, for example, the formation of the insulating layer 2 on the lower surface of the metal layer 1 is omitted in the manufacturing step shown in FIG. 15. After the protruding electrode 20 is formed, the metal layer 1 is removed by polishing or etching. Next, the upper insulating film 18, the first insulating material 14, and the second insulating material 15 are cut between the adjacent semiconductor structures 3. As a result, a plurality of semiconductor devices shown in FIG. 20 are obtained. The semiconductor device thus obtained can be thinner because there is not only the metal layer 1 but also the insulating layer 2.

(제 6 실시예) (Example 6)

도 21은 본 발명의 제 6 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 하기의 방법으로 얻어질 수 있다. 예를들어, 도 19에 도시된 상태에서 금속층(1)은 연마나 에칭에 의해 제거된다. 그후, 접착층(4)을 포함하는 실리콘 기판(5)의 하면과 제 1 절연제(14)의 하면은 적당히 연마된다. 다음, 상부 절연막(18), 제 1절연제(14) 및 제 2 절연제(15)는 반도체 장치를 얻기 위해 인접한 반도체 구성체(3)사이에서 절단된다. 이렇게 얻어진 반도체 장치는 더욱 얇을 수 있다.21 is a sectional view of a semiconductor device according to the sixth embodiment of the present invention. This semiconductor device can be obtained by the following method. For example, in the state shown in FIG. 19, the metal layer 1 is removed by polishing or etching. Thereafter, the lower surface of the silicon substrate 5 including the adhesive layer 4 and the lower surface of the first insulation 14 are appropriately polished. Next, the upper insulating film 18, the first insulating material 14, and the second insulating material 15 are cut between the adjacent semiconductor structures 3 to obtain a semiconductor device. The semiconductor device thus obtained can be thinner.

택일적으로, 돌출 전극(20)의 형성전 금속층(1)이 연마나 에칭에 의해 제거된다 (필요에 따라, 접착층(4)을 포함하는 실리콘 기판(5)의 하면과 제 1 절연제(14)의 하면은 적당히 연마된다). 그후, 돌출 전극(20)이 형성되고, 상부 절연막(18), 제 1 절연제(14) 및 제 2 절연제(15)는 인접한 반도체 구성체(3) 사이에서 절단된다.Alternatively, the metal layer 1 before formation of the protruding electrode 20 is removed by polishing or etching (if necessary, the lower surface of the silicon substrate 5 including the adhesive layer 4 and the first insulating material 14). ) The lower surface is properly polished). Then, the protruding electrode 20 is formed, and the upper insulating film 18, the first insulating material 14, and the second insulating material 15 are cut between the adjacent semiconductor structures 3.

(제 7 실시예)(Example 7)

도 22는 본 발명의 제 7 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 그 자리에 베이스 플레이트(31)를 제외하고는 금속층(1)이나 절연층(2)이 없다는 점에서 도 1에 도시된 것과 다르다.22 is a sectional view of a semiconductor device according to the seventh embodiment of the present invention. This semiconductor device differs from that shown in FIG. 1 in that there is no metal layer 1 or insulating layer 2 except for the base plate 31 in place.

제 7 실시예에 따른 반도체 장치의 제조에 있어서는, 도 10에 도시된 제조 단계에서 베이스 플레이트(31)의 상면에 접착층(32)과 구리 호일(1a)의 형성이 생략된다. 반도체 구성체(3)는 그 저면에 형성된 접착층(4)을 통하여 베이스 플레이트(31)의 상면에 결합된다. 베이스 플레이트(31)의 저면에는 아무것도 형성되지 않는다. 돌출 전극(20)이 형성된 후에, 상부 절연막(18), 제 1 절연제(14), 제 2 절연제(15) 및 베이스 플레이트(31)는 인접한 반도체 구성체(3) 사이에서 절단된다. 이에따라, 도 22에 도시된 복수의 반도체 장치를 얻을 수 있다.In the manufacture of the semiconductor device according to the seventh embodiment, the formation of the adhesive layer 32 and the copper foil 1a on the upper surface of the base plate 31 is omitted in the manufacturing step shown in FIG. The semiconductor structure 3 is bonded to the top surface of the base plate 31 through the adhesive layer 4 formed on the bottom surface thereof. Nothing is formed on the bottom of the base plate 31. After the protruding electrode 20 is formed, the upper insulating film 18, the first insulating material 14, the second insulating material 15, and the base plate 31 are cut between the adjacent semiconductor structures 3. As a result, a plurality of semiconductor devices shown in FIG. 22 can be obtained.

(제 8 실시예)(Example 8)

도 23은 본 발명의 제 8 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 하부 인터커넥션(41)이 접착층(4)과 제 1 절연제(14)의 하면에 형성되고 수직 전기 연결부(43)를 통하여 상부 인터커넥션(17)에 연결되며, 수직 전기 연결부(43)는 반도체 구성체(3)주위에 배열된 제 1 절연제(14)와 제 2 절연제(15)의 예정된 위치에 형성된 관통 홀(42)의 내부면에 형성된다는 점에서 도 1에 도시된 것과 매우 다르다.23 is a cross-sectional view of a semiconductor device according to an eighth embodiment of the present invention. The semiconductor device has a lower interconnection 41 formed on the lower surface of the adhesive layer 4 and the first insulation 14 and connected to the upper interconnection 17 via a vertical electrical connection 43. 43 is formed in the inner surface of the through hole 42 formed at a predetermined position of the first insulation 14 and the second insulation 15 arranged around the semiconductor construct 3. Very different from

제 8 실시예에 따른 반도체 장치의 제조에 있어서, 예를들어, 도 11에 도시된 제조 단계 이후, 베이스 플레이트(31), 접착층(32) 및 구리 호일(1a)은 연마나 에칭에 의해 제거된다. 다음, 도 24에 도시하였듯이 개구부(16)는 레이저 가공에 의한 기둥상 전극(12)의 상면 중앙부에 대응하는 위치에서 제 2 절연제(15)내에 형성된다. 추가적으로, 반도체 구성체(3) 주위에 배열된 제 1 절연제(14) 및 제 2 절연제(15)의 소정 위치에 관통 홀(42)이 형성된다.In the manufacture of the semiconductor device according to the eighth embodiment, for example, after the manufacturing step shown in Fig. 11, the base plate 31, the adhesive layer 32 and the copper foil 1a are removed by polishing or etching. . Next, as shown in FIG. 24, the opening part 16 is formed in the 2nd insulating material 15 in the position corresponding to the center part of the upper surface of the columnar electrode 12 by laser processing. In addition, through holes 42 are formed at predetermined positions of the first insulation 14 and the second insulation 15 arranged around the semiconductor construction 3.

도 25에 도시되었듯이, 개구부(16)를 통하여 노출된 기둥상 전극(12)의 상면을 포함하는 제 2 절연제(15)의 전체 상면에 상부 인터커넥션 형성층(17a)을 형성하기 위하여 구리 무전해도금과 구리 전해도금이 연속적으로 수행된다. 추가적으로, 하부 인터커넥션 형성층(41a)은 접착층과 제 1 절연제(14)의 전체 하면에 형성된다. 그후, 수직 전기 연결부(43)가 관통 홀(42)의 내부면에 형성된다. As shown in FIG. 25, the copper electroless to form the upper interconnection forming layer 17a on the entire upper surface of the second insulation 15 including the upper surface of the columnar electrode 12 exposed through the opening 16. Plating and copper electroplating are carried out continuously. In addition, a lower interconnect formation layer 41a is formed on the entire lower surface of the adhesive layer and the first insulation 14. Thereafter, a vertical electrical connection 43 is formed in the inner surface of the through hole 42.

다음, 상부 인터커넥션 형성층(17a)과 하부 인터커넥션 형성층(41a)은 사진 평판에 의해 패턴화된다. 예를들어, 도 23에 도시되었듯이, 상부 인터커넥션(17)이 제 2 절연제(15)의 상면에 형성되고, 하부 인터커넥션(41)이 접착층(4)과 제 1 절연제(14)의 하면에 형성되고, 수직 전기 연결부(43)가 관통 홀(42)의 내부면에 남겨진다. Next, the upper interconnection forming layer 17a and the lower interconnection forming layer 41a are patterned by a photographic plate. For example, as shown in FIG. 23, an upper interconnection 17 is formed on the top surface of the second insulation 15, and a lower interconnection 41 is formed by the adhesive layer 4 and the first insulation 14. Is formed on the lower surface of the surface, and a vertical electrical connection portion 43 is left on the inner surface of the through hole 42.

다음, 도 23에 관하여 설명할 것이다. 솔더 레지스트로 구성되고 개구부(19)를 가지는 상부 절연막(18)이 제 2 절연제(15)의 상면에 형성된다. 추가적으로, 솔더 레지스트로 구성된 하부 절연막(44)은 하부 인터커넥션(41)을 포함하는 제 1 절연제(14)의 전체 하면에 형성된다. 이러한 경우, 수직 전기 연결부(43)는 솔더 레지스트로 채워진다. 다음, 돌출 전극(20)이 형성되고, 상부 절연막(18), 제 1 절연제(14), 제 2 절연제(15) 및 하부 절연막(44)은 인접한 반도체 구성체(3) 사이에서 절단된다. 이에따라, 도 23에 도시된 복수의 반도체 장치가 얻어진다.Next, Fig. 23 will be described. An upper insulating film 18 composed of a solder resist and having an opening 19 is formed on the upper surface of the second insulating film 15. In addition, a lower insulating film 44 composed of solder resist is formed on the entire lower surface of the first insulating material 14 including the lower interconnection 41. In this case, the vertical electrical connection 43 is filled with solder resist. Next, the protruding electrode 20 is formed, and the upper insulating film 18, the first insulating film 14, the second insulating film 15, and the lower insulating film 44 are cut between the adjacent semiconductor structures 3. As a result, a plurality of semiconductor devices shown in FIG. 23 are obtained.

(제 9 실시예)(Example 9)

도 26은 본 발명의 제 9 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 하부 인터커넥션(41)이 구리 호일(1a) 및 구리 호일(1a)의 하면에 형성된 구리층(41a)으로부터 형성되고, 수직 전기 연결부(43)가 어떠한 갭도 형성함이 없이 관통 홀(42)내에 형성된다는 점에서 도 23에 도시된 것과 매우 다르다.26 is a sectional view of a semiconductor device according to the ninth embodiment of the present invention. The semiconductor device has a lower interconnection 41 formed from a copper foil 1a and a copper layer 41a formed on the lower surface of the copper foil 1a, and the vertical electrical connection 43 penetrates without forming any gaps. It is very different from that shown in FIG. 23 in that it is formed in the hole 42.

제 9 실시예에 따른 반도체 장치의 제조에 있어서, 예를들어 도 12에 도시된 제조 단계에서 개구부(16)는 도 27에 도시되었듯이 레이저 가공에 의한 기둥상 전극(12)의 상면 중앙부에 대응하는 위치에서 제 2 절연제(15)내에 형성된다. 추가적으로, 반도체 구성체(3) 주위에 배열된 제 1 절연제(14)와 제 2 절연제(15)의 소정 위치에서 관통 홀(42)이 형성된다. 이러한 경우, 구리 호일(1a)은 접착층(4)과 제 1 절연제(14)의 전체 하면에 형성된다. 따라서, 관통 홀(42)의 하면은 구리 호일(1a)로 덮인다.In the manufacture of the semiconductor device according to the ninth embodiment, for example, in the manufacturing step shown in FIG. 12, the opening 16 corresponds to the center of the upper surface of the columnar electrode 12 by laser machining as shown in FIG. 27. It is formed in the second insulation 15 at the position. In addition, through holes 42 are formed at predetermined positions of the first insulation 14 and the second insulation 15 arranged around the semiconductor construct 3. In this case, the copper foil 1a is formed on the entire lower surface of the adhesive layer 4 and the first insulation 14. Therefore, the lower surface of the through hole 42 is covered with the copper foil 1a.

도 28에 도시되었듯이, 관통 홀(42)내 구리 호일(1a)의 상면에 수직 전기 연결부(43)를 형성하기 위한 도금 전류 경로로서 구리 호일(1a)을 사용하는 구리 전해도금이 수행된다. 이러한 경우, 수직 전기 연결부(43)의 상면은 바람직하게는 관통 홀(42)의 상면과 같은 높이를 가지거자 약간 낮게 위치한다. As shown in FIG. 28, copper electroplating is performed using the copper foil 1a as a plating current path for forming the vertical electrical connection 43 on the upper surface of the copper foil 1a in the through hole 42. As shown in FIG. In this case, the upper surface of the vertical electrical connection 43 is preferably slightly lower with the same height as the upper surface of the through hole 42.

다음, 도 29에 도시되었듯이, 개구부(16)를 통하여 노출된 기둥상 전극(12)의 상면과 관통 홀(42)내의 수직 전기 연결부(43)의 상면을 포함하는 제 2 절연제(15)의 전체 상면에 상부 인터커넥션 형성층(17a)을 형성하기 위하여 구리 무전해도금과 구리 전해도금이 연속적으로 수행된다. 추가적으로, 하부 인터커넥션 형성층(41a)은 구리 호일(1a)의 전체 하면에 형성된다. 그후, 제 8 실시예와 같은 제조 단계로, 도 26에 도시된 복수의 반도체 장치를 얻을 수 있다.Next, as shown in FIG. 29, the second insulator 15 including the top surface of the columnar electrode 12 exposed through the opening 16 and the top surface of the vertical electrical connection 43 in the through hole 42. Copper electroless plating and copper electroplating are successively performed to form the upper interconnection forming layer 17a over the entire top surface of the substrate. In addition, the lower interconnect formation layer 41a is formed on the entire lower surface of the copper foil 1a. Then, in the same manufacturing steps as those of the eighth embodiment, a plurality of semiconductor devices shown in FIG. 26 can be obtained.

(제 10 실시예)(Example 10)

도 30은 본 발명의 제 10 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 제 2 절연제(15)가 없다는 점에서 도 1에 도시된 것과 다르다.30 is a sectional view of a semiconductor device according to the tenth embodiment of the present invention. This semiconductor device differs from that shown in FIG. 1 in that there is no second insulation 15.

제 10 실시예에 따른 반도체 장치의 제조에 있어서, 도 11에 도시된 제조 단계이후, 베이스 플레이트(31)와 접착층(32)이 제거된다. 추가적으로, 제 2 절연제(15)는 연마에 의해 제거된다. 이러한 경우, 연마에 의한 제 2 절연제(15)의 제거에 있어서 기둥상 전극(12)과 반도체 구성체(3)를 포함하는 밀봉막(13)의 상면과 제 1 절연제(14)의 상면이 약간 연마되면, 어떠한 문제도 없다.In the manufacture of the semiconductor device according to the tenth embodiment, after the manufacturing step shown in Fig. 11, the base plate 31 and the adhesive layer 32 are removed. In addition, the second insulation 15 is removed by polishing. In this case, the upper surface of the sealing film 13 including the columnar electrode 12 and the semiconductor structure 3 and the upper surface of the first insulating material 14 are removed in the removal of the second insulating material 15 by polishing. If polished slightly, there is no problem.

이어지는 제조 단계는 제 1 실시예와 같다. 그러나, 도 30에 도시되었듯이, 제 10 실시예에서는 상부 인터커넥션(17)이 반도체 구성체(3)와 제 1 절연제(14)의 상면에 형성되고 기둥상 전극(12)의 상면에 연결된다. 개구부(19)를 가지는 상부 절연막(18)은 상부 인터커넥션(17)에 형성된다. 돌출 전극(20)은 개구부(19)내부와 상부에 형성되어 상부 인터커넥션(17)의 연결 패드부에 연결된다. 설명되지 않았으나, 기둥상 전극(12)이 매트릭스내에 배열되면, 상부 인터커넥션(17)은 당연히 기둥상 전극(12) 사이로 이끌린다.The manufacturing steps that follow are the same as in the first embodiment. However, as shown in FIG. 30, in the tenth embodiment, the upper interconnection 17 is formed on the upper surface of the semiconductor construct 3 and the first insulation 14 and is connected to the upper surface of the columnar electrode 12. . An upper insulating film 18 having an opening 19 is formed in the upper interconnection 17. The protruding electrode 20 is formed in and on the opening 19 and is connected to the connection pad portion of the upper interconnection 17. Although not explained, if the columnar electrodes 12 are arranged in a matrix, the upper interconnect 17 is naturally drawn between the columnar electrodes 12.

(제 11 실시예)(Eleventh embodiment)

도 31은 본 발명의 제 11실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 제 10 실시예내에서 도 23에서의 연마에 의한 제 2 절연제(15)를 제거함으로써 얻을 수 있다. 31 is a cross-sectional view of a semiconductor device according to an eleventh embodiment of the present invention. This semiconductor device can be obtained by removing the second insulating material 15 by polishing in FIG. 23 in the tenth embodiment.

(제 12 실시예)(Twelfth embodiment)

도 32는 본 발명의 제 12 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 제 10 실시예내에서 도 26에서의 연마에 의한 제 2 절연제(15)를 제거함으로써 얻을 수 있다. 32 is a cross-sectional view of a semiconductor device according to a twelfth embodiment of the present invention. This semiconductor device can be obtained by removing the second insulating material 15 by polishing in FIG. 26 in the tenth embodiment.

(제 13 실시예)(Thirteenth Embodiment)

예를들어, 도 1에 도시되었듯이 상기 설명된 실시예에서, 각 하나의 층을 포함하는 상부 인터커넥션(17)과 상부 절연막(18)이 제 2 절연제(15)에 형성된다. 그러나, 본 발명은 여기에 국한되지 않는다. 각 2개 이상의 층을 포함하는 상부 인터커넥션(17)과 상부 절연막(18)이 형성될 수 있다. 예를들어, 도 33에 도시된 본 발명의 제 13 실시예에서 각 상부 인터커넥션(17)과 상부 절연막(18)은 2개의 층일 수 있다.For example, in the embodiment described above, as shown in FIG. 1, an upper interconnect 17 and an upper insulating film 18 including each one layer are formed in the second insulation 15. However, the present invention is not limited thereto. An upper interconnection 17 and an upper insulating film 18 including two or more layers each may be formed. For example, in the thirteenth embodiment of the present invention shown in FIG. 33, each of the upper interconnections 17 and the upper insulating films 18 may be two layers.

더욱 상세하게는, 이 반도체 장치에서 제 1 상부 인터커넥션(51)은 제 2 절연제(15)의 상면에 형성되고 제 2 절연제(15)내에 형성된 개구부(16)를 통하여 기둥상 전극(12)의 상면에 연결된다. 에폭시 수지나 폴리이미드 수지로 구성된 제 1 상부 절연막(52)은 제 1 상부 인터커넥션(51)을 포함하는 제 2 절연제(15)의 상면에 형성된다. 제 2 상부 인터커넥션(54)은 제 1 상부 절연막(52)의 상면에 형성되고, 제 1 상부 절연막(52)에 형성된 개구부(53)를 통하여 제 1 상부 인터커넥션(51)의 연결 패드부의 상면에 연결된다. More specifically, in this semiconductor device, the first upper interconnection 51 is formed on the upper surface of the second insulator 15 and through the opening 16 formed in the second insulator 15 through the columnar electrode 12. Is connected to the upper surface of). The first upper insulating film 52 made of epoxy resin or polyimide resin is formed on the upper surface of the second insulating material 15 including the first upper interconnection 51. The second upper interconnection 54 is formed on the upper surface of the first upper insulating layer 52, and the upper surface of the connection pad portion of the first upper interconnection 51 through the opening 53 formed in the first upper insulating layer 52. Is connected to.

솔더 레지스트로 구성된 제 2 상부 절연막(55)은 제 2 상부 인터커넥션(54)을 포함하는 제 1 상부 절연막(52)의 상면에 형성된다. 제 2 상부 절연막(55)은 제 2 상부 인터커넥션(54)의 연결 패드부에 대응하는 위치에서 개구부(56)를 가진다. 돌출 전극(20)은 개구부(56)내부와 상부에 형성되어 제 2 상부 인터커넥션(54)의 연결 패드부에 연결된다. 이러한 경우, 접착층(4)과 제 1 절연제(14)의 하면에는 구리 호일(1a)만이 형성된다.A second upper insulating film 55 composed of a solder resist is formed on the top surface of the first upper insulating film 52 including the second upper interconnection 54. The second upper insulating film 55 has an opening 56 at a position corresponding to the connection pad portion of the second upper interconnection 54. The protruding electrode 20 is formed in and on the opening 56 and is connected to the connection pad portion of the second upper interconnection 54. In this case, only the copper foil 1a is formed on the lower surface of the adhesive layer 4 and the first insulating material 14.

(제 14 실시예)(Example 14)

예를들어, 도 16에서 합성 구조는 서로 인접한 반도체 구성체(3) 사이에서 절단된다. 그러나, 본 발명은 여기에 제한되지 않는다. 합성 구조는 모두 2개 이상의 반도체 구성체(3)로 절단될 것이다. 예를들어, 도 34에 도시된 본 발명의 제 14 실시예에서, 합성 구조는 멀티-칩 모듈형 반도체 장치를 얻기 위해 모두 3개의 반도체 구성체로 절단될 것이다. 이러한 경우, 3개의 반도체 구성체(3)는 같은형을 가지거나 다른형을 가질 수 있다. For example, in FIG. 16 the composite structure is cut between adjacent semiconductor constructs 3. However, the present invention is not limited thereto. The synthetic structure will all be cut into two or more semiconductor constructs 3. For example, in the fourteenth embodiment of the present invention shown in FIG. 34, the composite structure will be cut into all three semiconductor constructs to obtain a multi-chip modular semiconductor device. In this case, the three semiconductor structures 3 may have the same type or different types.

상기 실시예에서, 반도체 구성체(3)와 제 1 절연제(14)는 반도체 구성체(3)의 하면이 베이스 플레이트(31)에 의해 지지된 상태에서 형성된다. 제 2 절연제(15)가 반도체 구성체(3)와 제 1 절연제(14)에 형성된 후에, 베이스 플레이트(31)는 제거된다. 베이스 플레이트(31)는 완성된 반도체 장치에 남아있지 않는다. 그러나, 에폭시계 물질이나 폴리이미드계 물질과 같은 유기 물질이나 얇은 금속막으로부터 형성된 얇은 플레이트가 베이스 플레이트(31) 물질로서 사용될 수 있다. 상부 인터커넥션(17)과 상부 절연막(18)이 형성된 이후, 필요에 따라 돌출 전극(20)이 형성된 이후, 베이스 플레이트(31)는 상부 절연막(18), 제 2 절연제(15) 및 베이스 플레이트를 반도체 장치의 베이스 부재로부터 이탈시키기 위한 제 1 절연제(14)와 함께 절단될 것이다. 이러한 경우, 인터커넥션등이 반도체 구성체(3)의 설치면의 반대면상의 베이스 플레이트(31)면상에 형성된 이후, 베이스가 절단될 것이다. In this embodiment, the semiconductor construct 3 and the first insulation 14 are formed with the lower surface of the semiconductor construct 3 supported by the base plate 31. After the second insulation 15 is formed in the semiconductor construct 3 and the first insulation 14, the base plate 31 is removed. The base plate 31 does not remain in the completed semiconductor device. However, a thin plate formed from an organic material such as an epoxy material or a polyimide material or a thin metal film can be used as the base plate 31 material. After the upper interconnection 17 and the upper insulating film 18 are formed, and if the protruding electrode 20 is formed as necessary, the base plate 31 is the upper insulating film 18, the second insulating film 15 and the base plate. Will be cut with the first insulation 14 for disengaging the base member from the semiconductor device. In this case, after the interconnect or the like is formed on the surface of the base plate 31 on the opposite side of the mounting surface of the semiconductor construct 3, the base will be cut.

상기 설명된 제 14 실시예의 전자에서, 반도체 장치는 기본적으로 각 반도체 구성체(3)의 하면을 베이스 플레이트(31)로 지지하는 동안 절연막과 인터커넥션을 형성함으로써 제조된다. In the former of the fourteenth embodiment described above, the semiconductor device is basically manufactured by forming an interconnection with the insulating film while supporting the lower surface of each semiconductor structure 3 with the base plate 31.

그러나, 반도체 장치는 각 반도체 구성체(3)의 상면을 베이스 플레이트(31)로 지지하는 동안 절연막과 인터커넥션을 형성함으로써 제조될 것이다. 이 방법은 이후 상세히 설명될 것이다. However, the semiconductor device will be manufactured by forming an interconnection with the insulating film while supporting the upper surface of each semiconductor construct 3 with the base plate 31. This method will be described in detail later.

(제 15 실시예)(Example 15)

도 35에 도시된 제 15 실시예에 따른 반도체 장치는 후자의 방법으로 제조된 하나의 실시예를 나타낸다. 그 실시예는 도 35에 도시된 구조가 후자의 방법으로 얻어질 수 있다는 것이 아니라 이미 설명된 제 14 실시예에 따른 구조의 하나를 가지는 반도체 장치가 후자의 방법으로도 제조될 수 있음을 도시하기 위한 것이다. 이는 하기 설명의 적절한 단계에서 설명될 것이다. The semiconductor device according to the fifteenth embodiment shown in FIG. 35 represents one embodiment manufactured by the latter method. The embodiment does not show that the structure shown in Fig. 35 can be obtained by the latter method, but that the semiconductor device having one of the structures according to the fourteenth embodiment already described can also be manufactured by the latter method. It is for. This will be explained in the appropriate steps of the description below.

도 35에 도시된 반도체 장치는 반도체 구성체(3)의 하면이 어떠한 접착층의 방해없이 직접적으로 절연층(2)에 접착된다는 점에서 제 14 실시예의 전자의 반도체 장치와 다르다. 이후 설명되듯이, 절연층(2)은 프린팅이나 스핀 코팅에 의한 반도체 구성체(3)의 하면에 형성된다. The semiconductor device shown in FIG. 35 differs from the former semiconductor device of the fourteenth embodiment in that the lower surface of the semiconductor structure 3 is directly adhered to the insulating layer 2 without disturbing any adhesive layer. As will be described later, the insulating layer 2 is formed on the lower surface of the semiconductor structure 3 by printing or spin coating.

제 15 실시예에 따른 반도체 장치의 제조방법이 이후 설명될 것이다. A method of manufacturing a semiconductor device according to the fifteenth embodiment will be described below.

도 2 내지 도 7에 도시된 단계에서, 인터커넥션(11)과 밀봉막(13)은 이들이 서로 같은 높이를 갖도록 하기 위해서 웨이퍼 상태에서 실리콘 기판(5)에 형성된다. 2 to 7, the interconnect 11 and the sealing film 13 are formed on the silicon substrate 5 in the wafer state so that they have the same height as each other.

이러한 상태에서, 실리콘 기판(5)의 하면에 어떠한 접착층을 형성하지 않고, 도 36에 도시되었듯이, 도 35에 도시된 복수의 반도체 구성체(3)를 얻기 위해서 다이싱이 수행된다. In this state, without forming any adhesive layer on the lower surface of the silicon substrate 5, as shown in FIG. 36, dicing is performed to obtain the plurality of semiconductor structures 3 shown in FIG.

도 37에 도시되었듯이, 베이스 플레이트(31)가 준비된다. 베이스 플레이트(31)는 도 35에 도시된 복수의 반도체 장치에 대응하는 사이즈를 가진다. 베이스 플레이트(31)는 알루미늄과 같은 금속으로 구성되고 평면 사각 형태, 그 형태가 한정되는 것은 아니지만 더욱 바람직하게는, 거의 평면 사각 형태이다. 베이스 플레이트(31)는 유리, 세라믹 또는 수지와 같은 절연제로 구성된다. As shown in FIG. 37, the base plate 31 is prepared. The base plate 31 has a size corresponding to the plurality of semiconductor devices shown in FIG. 35. The base plate 31 is made of a metal such as aluminum and has a flat rectangular shape, but the shape thereof is not limited, but more preferably, it is almost flat rectangular shape. The base plate 31 is composed of an insulating material such as glass, ceramic or resin.

제 2 절연 시트 부재(15a)는 베이스 플레이트(31)의 전체 상면에 결합된다. 제 2 절연 시트 부재(15a)는 본 발명이 여기에 한정되는 것은 아니지만, 바람직하게는 빌드업 물질로 구성된다. 빌드업 물질로서, 실리카 충전재와 혼합되어 반고정되는 에폭시 수지 또는 BT 수지와 같은 열경화성 수지가 사용될 수 있다. 그러나, 제 2 절연 시트 부재(15a)로서는 상기 설명된 프레프리그 물질 또는 충전재를 포함하지 않거나 열경화성 수지만을 포함하는 물질이 사용될 수 있다. 열경화성 수지는 가열 및 압착에 의해 반고정되고, 제 2 절연 시트 부재(15a)는 베이스 플레이트(31)의 전체 상면에 결합된다. The second insulating sheet member 15a is coupled to the entire upper surface of the base plate 31. Although the present invention is not limited thereto, the second insulating sheet member 15a is preferably made of a buildup material. As the build-up material, a thermosetting resin such as an epoxy resin or a BT resin which is mixed semi-fixed with a silica filler may be used. However, as the second insulating sheet member 15a, a material containing no prepreg material or filler described above or containing only thermosetting resin may be used. The thermosetting resin is semi-fixed by heating and pressing, and the second insulating sheet member 15a is bonded to the entire upper surface of the base plate 31.

도 36에 도시된 반도체 구성체(3)는 페이스-다운 상태에서 제 2 절연 시트 부재(15a) 상면의 복수의 예정된 위치에서 변환되고 배열된다. 반도체 구성체(3)는 제 2 절연 시트 부재(15a)의 하면이 일시적으로 베이스 플레이트(31)의 상면에 접착하기 위해 제 2 절연 시트 부재(15a)내 열경화성 수지를 일시적으로 고정시키기 위해 가열 및 압축된다. The semiconductor structure 3 shown in FIG. 36 is converted and arranged at a plurality of predetermined positions of the upper surface of the second insulating sheet member 15a in the face-down state. The semiconductor construction 3 is heated and compressed to temporarily fix the thermosetting resin in the second insulating sheet member 15a so that the bottom surface of the second insulating sheet member 15a temporarily adheres to the top surface of the base plate 31. do.

매트릭스내 배열된 각 개구부를 가지는 2개의 제 1 절연 시트 부재 및 제 2 절연 시트 부재는 선형화되어 반도체 구성체(3)와 최외곽부에 배열된 외부 반도체 구성체 사이의 제 2 절연 시트 부재(15a)에 채워진다. 제 1 절연 시트 부재(14a 및 14b)는 하기의 방법으로 얻어진다. 유리 섬유가 에폭시 수지와 같은 열경화성 수지와 함께 주입된다. 열경화성 수지는 시트 형태의 프레프리그 물질을 준비하기 위해 반고정된다. 복수의 사각 개구부(33)가 다이 절단 또는 에칭에 의해 프레프리그 물질내에 형성된다.The two first insulating sheet members and the second insulating sheet member having respective openings arranged in the matrix are linearized to form a second insulating sheet member 15a between the semiconductor structure 3 and the outer semiconductor structure arranged at the outermost part. Is filled. The first insulating sheet members 14a and 14b are obtained by the following method. Glass fibers are injected with a thermosetting resin such as an epoxy resin. The thermosetting resin is semi-fixed to prepare the prepreg material in sheet form. A plurality of rectangular openings 33 are formed in the prepreg material by die cutting or etching.

이러한 경우, 평탄화를 위해서, 각 제 1 절연 시트 부재(14a 및 14b)는 시트 형태의 막이라야 한다. 그러나, 그 물질이 항상 프레프리그 물질일 필요는 없다. 열경화성 수지 및 유리 섬유나 실리카 충전재와 같은 강화제가 분산되어 있는 열경화성 수지가 사용될 수 있다. In this case, for the purpose of planarization, each of the first insulating sheet members 14a and 14b should be a film in the form of a sheet. However, the material need not always be a prepreg material. Thermosetting resins and thermosetting resins in which reinforcing agents such as glass fibers or silica fillers are dispersed may be used.

제 1 절연 시트 부재(14a 및 14b)의 개구부(33) 사이즈는 반도체 구성체(33)의 사이즈보다 약간 크다. 이러한 이유로, 제 1 절연 시트 부재(14a 및 14b)와 반도체 구성체(3) 사이에 갭(34)이 형성된다. 갭(34)의 길이는 예를들어, 약 0.1 내지 0.5 mm 이다. 제 1 절연 시트 부재(14a 및 14b)는 이후 설명되듯이, 제 1 절연 시트 부재가 가열 및 압축되었을때 갭(34)을 채울만큼 충분히 두껍다. The size of the opening 33 of the first insulating sheet members 14a and 14b is slightly larger than the size of the semiconductor construct 33. For this reason, a gap 34 is formed between the first insulating sheet members 14a and 14b and the semiconductor construct 3. The length of the gap 34 is, for example, about 0.1 to 0.5 mm. The first insulating sheet members 14a and 14b are thick enough to fill the gap 34 when the first insulating sheet member is heated and compressed, as will be described later.

이러한 경우, 같은 두께를 가지는 제 1 절연 시트 부재(14a 및 14b)이 사용된다. 그러나, 제 1 절연 시트 부재(14a 및 14b)는 다른 두께를 가질 수 있다. 상기 설명하였듯이, 제 2 절연 시트 부재는 2개의 층을 포함할 것이다. 그러나, 제 2 절연시트 부재는 1개의 층 또는 3개 이상의 층을 포함할 수 있다. 제 2 절연 시트 부재(15a)의 두께는 도 35에 도시된 반도체 구성체(3)에 형성된 제 2 절연제(15)의 두께와 같거나 약간 두껍다.In this case, the first insulating sheet members 14a and 14b having the same thickness are used. However, the first insulating sheet members 14a and 14b may have different thicknesses. As explained above, the second insulating sheet member will comprise two layers. However, the second insulating sheet member may include one layer or three or more layers. The thickness of the second insulation sheet member 15a is equal to or slightly thicker than the thickness of the second insulation 15 formed in the semiconductor construct 3 shown in FIG.

다음, 제 2 절연 시트 부재(15a)와 제 1 절연 시트 부재(14a 및 14b)는 도 38에 도시된 한쌍의 가열/압축 플레이트(35 및 36)를 사용하여 가열 및 압축된다. 이에따라, 제 1 절연 시트 부재(14a 및 14b)내의 용융된 열경화성 수지가 제 1 절연 시트 부재(14a 및 14b)와 반도체 구성체(3) 사이의 도 37에 도시된 갭(34)을 채우기 위해 압착된다. 이어지는 냉각 공정으로, 열경화성 수지는 반도체 구성체(3)가 접착되는 동안 고정된다. 도 38에 도시되었듯이, 이러한 방법으로 강화제를 포함하는 열경화성 수지로 구성된 제 2 절연제(15)가 형성되어 베이스 플레이트(31)의 상면에 채워진다. 추가적으로, 반도체 구성체(3)는 제 2 절연제(15)의 상면에 접착된다. 게다가, 강화제를 포함하는 열경화성 수지로 구성된 제 1 절연제(14)가 형성되어 제 2 절연제(15)의 상면에 채워진다. Next, the second insulating sheet member 15a and the first insulating sheet members 14a and 14b are heated and compressed using the pair of heating / compression plates 35 and 36 shown in FIG. Accordingly, the molten thermosetting resin in the first insulating sheet members 14a and 14b is compressed to fill the gap 34 shown in FIG. 37 between the first insulating sheet members 14a and 14b and the semiconductor construct 3. . In the subsequent cooling process, the thermosetting resin is fixed while the semiconductor construct 3 is bonded. As shown in FIG. 38, in this manner, a second insulating material 15 composed of a thermosetting resin containing a reinforcing agent is formed and filled on the upper surface of the base plate 31. As shown in FIG. In addition, the semiconductor construct 3 is bonded to the top surface of the second insulation 15. In addition, a first insulating material 14 composed of a thermosetting resin containing a reinforcing agent is formed and filled in the upper surface of the second insulating material 15.

이러한 경우, 도 36에 도시되었듯이, 웨이퍼 상태에서 각 반도체 구성체(3)내 기둥상 전극(12)은 균일한 높이를 가진다. 추가적으로, 기둥상 전극(12)의 상면을 포함하는 밀봉막(13)의 상면이 평탄화된다. 이러한 이유로, 도 38에 도시된 상태에서, 복수의 반도체 구성체(3)는 같은 두께를 가진다. In this case, as shown in FIG. 36, the columnar electrodes 12 in each semiconductor structure 3 have a uniform height in the wafer state. In addition, the top surface of the sealing film 13 including the top surface of the columnar electrode 12 is planarized. For this reason, in the state shown in FIG. 38, the plurality of semiconductor structures 3 have the same thickness.

도 38에 도시된 상태에서, 강화제(예, 실리카 충전재)의 직경에 의한 반도체 구성체(3)의 상면보다 높은 압축 한계면으로서의 가상면을 정의하는 동안 가열 및 압축이 수행된다. 반도체 구성체(3) 아래에 제 2 절연제(15)는 강화제(예, 실리카 충전재)의 직경과 같은 두께를 얻을 수 있다. 오픈-엔디드(오픈) 프랫 프레스가 가열/압축 플레이트(35, 36)의 쌍을 가지는 프레스로서 사용될 때, 절연 시트 부재(14a, 14b 및 15a)내 과량의 열경화성 수지가 가열/압축 플레이트(35, 36)의 쌍에 의해 압착된다.In the state shown in FIG. 38, heating and compression are performed while defining an imaginary surface as a compression limiting surface higher than the top surface of the semiconductor structure 3 by the diameter of the reinforcing agent (eg, silica filler). Under the semiconductor construction 3, the second insulator 15 can obtain a thickness equal to the diameter of the reinforcing agent (eg, silica filler). When an open-ended (open) pratt press is used as a press having a pair of heating / compression plates 35, 36, an excess of thermosetting resin in the insulating sheet members 14a, 14b and 15a causes the heating / compression plate 35, Crimped by a pair of 36).

결과적으로, 제 1 절연제(14)의 상면은 반도체 구성체(3)의 면과 같게 된다. 제 2 절연제(15)의 하면은 그 면이 가열/압축 플레이트(35)의 상면에 의해 균일화되기 때문에 평탄하다. 따라서, 제 1 절연제(14)의 상면과 제 2 절연제(15)의 하면을 평탄화시키는 연마 단계가 불필요하다. 베이스 플레이트(31)가 비교적 큰 사이즈, 예를들어 약 500 × 500 mm 를 가질 때도 제 1 절연제(14)와 제 2 절연제(15)는 베이스 플레이트(31)에 배열된 복수의 반도체 구성체(3)와 관련하여 즉시 쉽게 평탄화될 수 있다. As a result, the upper surface of the first insulation 14 becomes the same as the surface of the semiconductor constructing body 3. The lower surface of the second insulation 15 is flat because its surface is homogenized by the upper surface of the heating / compression plate 35. Therefore, the polishing step for flattening the upper surface of the first insulation 14 and the lower surface of the second insulation 15 is unnecessary. Even when the base plate 31 has a relatively large size, for example about 500 × 500 mm, the first insulating material 14 and the second insulating material 15 may be formed of a plurality of semiconductor structures arranged on the base plate 31. It can be easily flattened immediately in connection with 3).

제 1 절연제(14)와 제 2 절연제(15)는 섬유나 충전재와 같은 강화제를 포함하는 열경화성 수지로 구성된다. 이러한 이유로, 열경화성 수지만으로 구성된 구조와 비교하여 열경화성 수지의 고정에 있어 수축으로 인한 응력이 감소될 수 있다. 이것은 베이스 플레이트(31)의 뒤틀림을 막기도 한다.The first insulation 14 and the second insulation 15 are composed of a thermosetting resin containing reinforcing agents such as fibers or fillers. For this reason, the stress due to shrinkage in the fixing of the thermosetting resin can be reduced in comparison with the structure composed of only the thermosetting resin. This also prevents warping of the base plate 31.

도 38에 도시된 제조 단계에서, 가열 및 압축은 분리된 수단으로 수행될 수 있다. 즉, 예를들어, 베이스 플레이트(31)의 하면이 히터로 가열되는 동안 상면에만 압축이 수행된다. 택일적으로, 가열 및 압축은 분리된 단계에서 수행될 수 있다.In the manufacturing step shown in FIG. 38, heating and compression can be performed by separate means. That is, for example, compression is performed only on the upper surface while the lower surface of the base plate 31 is heated by the heater. Alternatively, heating and compression may be performed in separate steps.

도 38에 도시된 제조 단계가 완성되었을 때, 반도체 구성체(3), 제 1 절연제 (14) 및 제 2 절연제(15)가 집적된다. 이것들은 필요한 강도를 유지할 수 있다. 다음, 베이스 플레이트(31)는 연마나 에칭에 의해 제거된다. 이러한 공정으로 다이싱에서 부하가 감소되고(이후 언급됨), 생성물로서 반도체 장치의 두께가 감소된다.When the fabrication step shown in FIG. 38 is completed, the semiconductor construct 3, the first insulation 14 and the second insulation 15 are integrated. These can maintain the required strength. Next, the base plate 31 is removed by polishing or etching. This process reduces the load in dicing (hereinafter referred to) and reduces the thickness of the semiconductor device as a product.

다음, 반도체 구성체(3), 제 1 절연제(14) 및 제 2 절연제(15)가 집적된 도 38에 도시된 합성 구조는 변환되어서 페이스-업 상태로 고정된다. 도 39에 도시되었듯이, 제 2 절연제(15)를 레이저 빔으로 조사하기 위한 레이저 가공에 의해 기둥상 전극(12)의 상면 중앙부에 대응하는 위치에서 제 2 절연제(15)내에 개구부(16)가 형성된다. 그후, 필요에 따라 개구부(16)내 생성된 에폭시 스미어는 디스머링 공정에 의해 제거된다. Next, the composite structure shown in FIG. 38 in which the semiconductor construct 3, the first insulation 14 and the second insulation 15 are integrated is converted and fixed in the face-up state. As shown in FIG. 39, the opening 16 in the second insulation 15 at a position corresponding to the central portion of the upper surface of the columnar electrode 12 by laser processing for irradiating the second insulation 15 with a laser beam. ) Is formed. Thereafter, if necessary, the epoxy smear generated in the opening 16 is removed by a desmerizing process.

도 40에 도시되었듯이, 상부 인터커넥션 형성층(17a)은 제 2 절연제(15)의 전체 상면에 형성되고, 개구부(16)를 통해 노출된 기둥상 전극(12)의 상면을 포함한다, 이러한 경우, 상부 인터커넥션 형성층(17a)은 무전해도금으로 구성된 예를들어, 구리층으로부터 형성된 하부 금속층과 도금 전류 경로로서 하부 금속층을 사용하는 구리 전해도금을 수행함으로써 하부 금속층면에 형성된 상부 금속층을 포함한다. As shown in FIG. 40, the upper interconnection forming layer 17a is formed on the entire upper surface of the second insulation 15 and includes the upper surface of the columnar electrode 12 exposed through the opening 16. In this case, the upper interconnection forming layer 17a includes an upper metal layer formed on the lower metal layer surface by performing copper electroplating using, for example, a lower metal layer formed from an electroless plating and a lower metal layer as a plating current path. do.

상부 인터커넥션 형성층(17a)이 사진 평판에 의해 패턴화되었을때, 도 41에 도시되었듯이, 제 2 절연제(15) 상면의 예정된 위치에 상부 인터커넥션(17)이 형성된다. 이러한 상태에서, 상부 인터커넥션(17)은 제 2 절연제(15)의 개구부(16)를 통하여 기둥상 전극(12)의 상면에 연결된다. When the upper interconnection forming layer 17a is patterned by a photographic plate, as shown in FIG. 41, the upper interconnection 17 is formed at a predetermined position on the upper surface of the second insulation 15. In this state, the upper interconnection 17 is connected to the top surface of the columnar electrode 12 through the opening 16 of the second insulation 15.

도 42에서 도시되었듯이, 솔더 레지스트로 구성된 상부 절연막(18)은 스크린 프린팅이나 스핀 코팅에 의한 상부 인터커넥션(17)을 포함하는 제 2 절연제(15)의 전체 상면에 형성된다. 이러한 경우, 상부 절연막(18)은 상부 인터커넥션(17)의 연결 패드부에 대응하는 위치에서 개구부(19)를 가진다. 추가적으로, 솔더 레지스트로 구성된 절연층(2)은 실리콘 기판(5)과 프린팅이나 스핀 코팅에 의한 제 1 절연제(14)의 하면에 형성된다. 다음, 돌출 전극(20)은 개구부(19)내부와 상부에 형성되고 상부 인터커넥션(17)의 연결 패드부에 연결된다.As shown in FIG. 42, an upper insulating film 18 composed of solder resist is formed on the entire upper surface of the second insulating material 15 including the upper interconnection 17 by screen printing or spin coating. In this case, the upper insulating film 18 has an opening 19 at a position corresponding to the connection pad portion of the upper interconnection 17. In addition, an insulating layer 2 composed of solder resist is formed on the silicon substrate 5 and the lower surface of the first insulating material 14 by printing or spin coating. Next, the protruding electrode 20 is formed inside and over the opening 19 and is connected to the connection pad portion of the upper interconnection 17.

도 43에 도시되었듯이, 상부 절연막(18), 제 1 절연제(14), 제 2 절연제(15) 및 절연층(2)이 인접한 반도체 구성체(3) 사이에서 절단되었을때, 도 35에 도시된 반도체 장치가 얻어진다. As shown in FIG. 43, when the upper insulating film 18, the first insulating film 14, the second insulating film 15, and the insulating layer 2 are cut between the adjacent semiconductor structures 3, FIG. The illustrated semiconductor device is obtained.

이렇게 얻어진 반도체 장치에서, 반도체 구성체(3)의 기둥상 전극(12)에 연결된 상부 인터커넥션(17)은 무전해도금(또는 스퍼터링) 및 전해도금에 의해 형성된다. 이러한 이유로, 각 상부 인터커넥션(17)과 반도체 구성체(3)의 대응하는 기둥상 전극(12) 사이의 전도성 결합은 신뢰적으로 보장될 수 있다. 도 41에 도시된 상태에서, 금속층(1)을 가진 절연층(2)이 실리콘 기판(5)과 제 1 절연제(14)의 하면에 절연층(2)을 형성하는 대신에 접착층에 의해 결합되었을 때, 도 1에 도시된 제 1 실시예에 따른 반도체 장치를 얻을 수 있다. 상세한 설명은 생략될 것이지만, 제 1 실시예이외에 제 2 실시예 내지 제 14 실시예 가운데 하나에 따른 반도체 장치가 얻어질 수 있음을 알 수 있다. In the semiconductor device thus obtained, the upper interconnection 17 connected to the columnar electrode 12 of the semiconductor structure 3 is formed by electroless plating (or sputtering) and electroplating. For this reason, the conductive coupling between each upper interconnection 17 and the corresponding columnar electrode 12 of the semiconductor construction 3 can be reliably ensured. In the state shown in FIG. 41, the insulating layer 2 having the metal layer 1 is joined by an adhesive layer instead of forming the insulating layer 2 on the lower surface of the silicon substrate 5 and the first insulating material 14. In this case, the semiconductor device according to the first embodiment shown in FIG. 1 can be obtained. Although the detailed description will be omitted, it can be seen that the semiconductor device according to one of the second to fourteenth embodiments other than the first embodiment can be obtained.

상기 제조방법에서, 복수의 반도체 구성체(3)가 베이스 플레이트(31)에 배열된 제 2 절연 시트 부재(15a)에 배열된다. 제 1 절연제(14)와 제 2 절연제(15)는 즉시 복수의 반도체 구성체(3)를 위하여 형성된다. 다음, 베이스 플레이트(31)가 제거된다. 그후, 상부 인터커넥션(17), 상부 절연막(18) 및 돌출 전극(20)이 즉시 복수의 반도체 구성체(3)를 위하여 형성된다. 그후, 복수의 반도체 장치를 얻기 위해서 반도체 구성체가 분리된다. 따라서, 제조 단계가 단순화될 수 있다. In the manufacturing method, a plurality of semiconductor structures 3 are arranged in the second insulating sheet member 15a arranged in the base plate 31. First insulation 14 and second insulation 15 are immediately formed for the plurality of semiconductor constructs 3. Next, the base plate 31 is removed. Thereafter, an upper interconnection 17, an upper insulating film 18, and a protruding electrode 20 are immediately formed for the plurality of semiconductor structures 3. Thereafter, the semiconductor structure is separated to obtain a plurality of semiconductor devices. Thus, the manufacturing step can be simplified.

추가적으로, 도 38에 도시된 제조 단계로부터, 베이스 플레이트(31)가 제거되었을때에도 복수의 반도체 구성체(3)가 제 1절연제(14) 및 제 2 절연제(15)와 함께 운반될 수 있다. 이것이 또한 제조 단계를 단순화한다. 게다가, 도 37에 도시되었듯이, 상기 제조방법에서 반도체 구성체(3)는 제 2 절연 시트 부재(15a)를 통하여 베이스 플레이트(31)에 접착된다. 따라서 접착 차이를 형성하는 공정이 불필요하다. 베이스 플레이트(31)의 제거 단계에서, 베이스 플레이트(31)만이 제거될 필요가 있다. 이것이 또한 제조 단계를 단순화한다. Additionally, from the manufacturing step shown in FIG. 38, a plurality of semiconductor constructs 3 can be conveyed with the first insulation 14 and the second insulation 15 even when the base plate 31 is removed. This also simplifies the manufacturing step. In addition, as shown in FIG. 37, in the manufacturing method, the semiconductor construct 3 is adhered to the base plate 31 via the second insulating sheet member 15a. Therefore, a process for forming the adhesion difference is unnecessary. In the step of removing the base plate 31, only the base plate 31 needs to be removed. This also simplifies the manufacturing step.

상기 설명한 실시예에서, 돌출 전극(20)은 반도체 구성체(3) 및 반도체 구성체 주위의 제 1 절연제(14)의 전면에 대응하는 매트릭스내에 배열된다. 그러나, 돌출 전극(20)은 반도체 구성체(3) 주위의 제 1 절연제(14)에 대응하는 영역에만 배열될 수 있다. 돌출 전극(20)은 반도체 구성체(3) 주위에 전체적으로 형성되는 것이 아니라, 반도체 구성체(3)의 4면중 1면 내지 3면에만 형성될 것이다. 이러한 경우, 제 1 절연제(14)는 사각 프레임 형태를 가질 필요가 없으며 돌출 전극(20)이 형성되는 면에만 배열될 것이다. In the embodiment described above, the protruding electrodes 20 are arranged in a matrix corresponding to the front surface of the semiconductor construct 3 and the first insulation 14 around the semiconductor construct. However, the protruding electrode 20 may be arranged only in the region corresponding to the first insulation 14 around the semiconductor construct 3. The protruding electrodes 20 will not be formed entirely around the semiconductor construction 3, but will be formed only on one to three of four sides of the semiconductor construction 3. In this case, the first insulation 14 need not have a rectangular frame shape and will only be arranged on the side on which the protruding electrode 20 is formed.

(제 16 실시예)(Example 16)

도 44는 본 발명의 제 16 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 절연층(2)이 없다는 점에서 도 35에 도시된 것과 다르다. 44 is a sectional view of a semiconductor device according to the sixteenth embodiment of the present invention. This semiconductor device differs from that shown in FIG. 35 in that there is no insulating layer 2.

제 16 실시예에 따른 반도체 장치의 제조에서는 도 42에 도시된 제조 단계에서, 실리콘 기판(5)과 제 1 절연제(14)의 하면에 어떠한 절연층(2)도 형성되지 않는다. 돌출 전극(20)이 형성된 후, 상부 절연막(18), 제 1 절연제(14) 및 제 2 절연제(15)는 인접한 반도체 구성체(3) 사이에서 절단된다. 이에따라, 도 44에 도시된 복수의 반도체 장치가 얻어진다. 이렇게 얻어진 반도체 장치는 절연층(2)이 없기 때문에 얇을 수 있다. In the manufacture of the semiconductor device according to the sixteenth embodiment, no insulating layer 2 is formed on the lower surface of the silicon substrate 5 and the first insulating material 14 in the manufacturing step shown in FIG. After the protruding electrode 20 is formed, the upper insulating film 18, the first insulating material 14, and the second insulating material 15 are cut between the adjacent semiconductor structures 3. As a result, a plurality of semiconductor devices shown in FIG. 44 are obtained. The semiconductor device thus obtained can be thin because there is no insulating layer 2.

(제 17 실시예)(Example 17)

도 45는 본 발명의 제 17 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 예를들어, 도 44에 도시된 상태에서 실리콘 기판(5)과 제 1 절연제(14)의 하면을 적당하게 연마하고 상부 절연막(18) 및 인접한 반도체 구성체(3) 사이에 제 1 절연제(14)와 제 2 절연제(15)를 절단함으로써 얻어질 수 있다. 이렇게 얻어진 반도체 장치는 더욱 얇을 수 있다. 45 is a sectional view of a semiconductor device according to the seventeenth embodiment of the present invention. This semiconductor device is, for example, in the state shown in FIG. 44, with a suitable polishing of the lower surface of the silicon substrate 5 and the first insulator 14, and between the upper insulating film 18 and the adjacent semiconductor structure (3). It can be obtained by cutting the first insulation 14 and the second insulation 15. The semiconductor device thus obtained can be thinner.

돌출 전극(20)의 형성 전에, 절연층(2)은 연마 또는 에칭에 의해 제거될 수 있다 (필요에 따라, 실리콘 기판(5)과 제 1 절연제(14)의 하면이 적당하게 연마될 수 있다). 그후, 돌출 전극(20)이 형성되고, 상부 절연막(18)과 제 1 절연제(14)는 인접한 반도체 구성체(3) 사이에서 절단될 수 있다.Prior to formation of the protruding electrode 20, the insulating layer 2 may be removed by polishing or etching (as necessary, the lower surface of the silicon substrate 5 and the first insulating material 14 may be appropriately polished). have). Thereafter, a protruding electrode 20 is formed, and the upper insulating film 18 and the first insulating material 14 can be cut between the adjacent semiconductor structures 3.

(제 18 실시예)(Example 18)

도 46은 본 발명의 제 18 실시예에 따른 반도체 장치의 단면도이다. 이 반도체 장치는 제 2 절연제(15A)가 반도체 구성체(3)의 상면에 배열되고, 제 1 절연제(14A)가 반도체 구성체(3)와 제 2 절연제(15A) 주위에 절연층(2)의 상면에 배열된다는 점에서 도 35에 도시된 것과는 다르다. 46 is a sectional view of a semiconductor device according to the eighteenth embodiment of the present invention. In this semiconductor device, a second insulating layer 15A is arranged on the upper surface of the semiconductor constructing body 3, and a first insulating layer 14A is arranged around the semiconductor constructing body 3 and the second insulating layer 15A. Is different from that shown in FIG.

제 18 실시예에 따른 반도체 장치의 제조에서는 도 7에 도시된 제조 단계이후, 도 47에 도시되었듯이 시트 형태의 제 1 절연 시트 부재(15A)가 기둥상 전극(12)의 상면을 포함하는 밀봉막(13)의 전체 상면에 결합된다. In the manufacturing of the semiconductor device according to the eighteenth embodiment, after the manufacturing step shown in FIG. 7, as shown in FIG. 47, the first insulating sheet member 15A in the form of a sheet includes an upper surface of the columnar electrode 12. Is bonded to the entire top surface of the membrane 13.

다음, 도 48에 도시되었듯이, 복수의 반도체 구성체(3)를 얻기 위해서 다이싱 단계가 수행된다. 그러나, 이러한 경우, 제 1 절연 시트 부재(15A)는 반도체 구성체(3)의 기둥상 전극(12)의 상면을 포함하는 밀봉막(13)의 상면에 결합된다. 이렇게 얻어진 반도체 구성체(3)는 그 상면에 시트 형태의 제 1 절연 시트 부재(15A)를 가진다. 따라서, 다이싱 단계 이후, 각 반도체 구성체(3)의 상면에 제 1 절연 시트 부재(15A)를 결합시키기 위한 귀찮은 작동이 불필요하다.Next, as shown in FIG. 48, a dicing step is performed to obtain a plurality of semiconductor structures 3. However, in this case, the first insulating sheet member 15A is bonded to the upper surface of the sealing film 13 including the upper surface of the columnar electrode 12 of the semiconductor structure 3. The semiconductor structure 3 thus obtained has a first insulating sheet member 15A in the form of a sheet on its upper surface. Therefore, after the dicing step, troublesome operation for joining the first insulating sheet member 15A to the upper surface of each semiconductor structure 3 is unnecessary.

도 49에 도시되었듯이, 도 48에 도시된 반도체 구성체(3)는 반도체 구성체(3)의 하면에 결합된 제 1 절연 시트 부재(15A)가 제 1 절연 시트 부재(15A)의 적당한 점성을 사용하여 베이스 플레이트(31)의 상면의 복수의 예정된 위치에 결합되기 위해서 변환되어 페이스-다운 상태로 고정된다. 제 1 절연 시트 부재(15A)의 하면이 베이스 플레이트(31)의 상면에 일시적으로 접착하기 위하여 제 1 절연 시트 부재(15A)내 열경화성 수지를 일시적으로 고정시키기 위한 가열 및 압축이 수행된다. 추가적으로, 반도체 구성체(3)의 하면은 제 1 절연 시트 부재(15A)의 상면에 일시적으로 접착된다. 각 개구부(33)를 가진 2개의 제 1 절연 시트 부재(14a 및 14b)는 선형화되고 반도체 구성체(3)와 최외곽부에 배열된 외부 반도체 구성체 사이의 베이스 플레이트(31)의 상면에 채워진다. As shown in FIG. 49, the semiconductor structure 3 shown in FIG. 48 uses a suitable viscosity of the first insulating sheet member 15A in which the first insulating sheet member 15A coupled to the lower surface of the semiconductor structure 3 is used. To be coupled to a plurality of predetermined positions of the upper surface of the base plate 31 so as to be fixed in the face-down state. In order to temporarily adhere the lower surface of the first insulating sheet member 15A to the upper surface of the base plate 31, heating and compression are performed to temporarily fix the thermosetting resin in the first insulating sheet member 15A. In addition, the lower surface of the semiconductor structure 3 is temporarily bonded to the upper surface of the first insulating sheet member 15A. Two first insulating sheet members 14a and 14b having respective openings 33 are linearized and filled in the upper surface of the base plate 31 between the semiconductor construct 3 and the outer semiconductor construct arranged at the outermost part.

이러한 경우에도, 제 1 절연 시트 부재(14a 및 14b)의 개구부(33) 사이즈는 반도체 구성체(3)의 사이즈보다 약간 크다. 이러한 이유로, 제 1 절연 시트 부재(14a 및 14b)와 제 1 절연 시트 부재(15A)를 포함하는 반도체 구성체(3) 사이에 갭(34)이 형성된다. 갭(34)의 길이는 예를들어, 약 0.1 내지 0.5 mm 이다. 제 1 절연 시트 부재(14a 및 14b)의 전체 두께는 제 1 절연 시트 부재(15A)를 포함하는 반도체 구성체(3)의 두께보다 두껍다. 제 1 절연 시트 부재(14a 및 14b)는 이후 설명되듯이, 제 1 절연 시트 부재가 가열 및 압축되었을때 갭(34)을 채울 수 있을 만큼 충분히 두껍다.Even in this case, the size of the opening 33 of the first insulating sheet members 14a and 14b is slightly larger than that of the semiconductor structure 3. For this reason, a gap 34 is formed between the first insulating sheet members 14a and 14b and the semiconductor structure 3 including the first insulating sheet member 15A. The length of the gap 34 is, for example, about 0.1 to 0.5 mm. The overall thickness of the first insulating sheet members 14a and 14b is thicker than the thickness of the semiconductor structure 3 including the first insulating sheet member 15A. The first insulating sheet members 14a and 14b are thick enough to fill the gap 34 when the first insulating sheet member is heated and compressed, as will be described later.

다음, 제 1 절연 시트 부재(15A)와 제 1 절연 시트 부재(14a 및 14b)는 도 50에 도시된 한쌍의 가열/압축 플레이트(35)(36)를 사용하여 가열 및 압축된다. 이에따라, 제 1 절연 시트 부재(14a 및 14b)내에 용융된 열경화성 수지는 제 1 절연 시트 부재(14a 및 14b)와 제 1 절연 시트 부재(15A) 사이에 도 49에 도시된 갭(34)을 채우기 위해서 압착된다. 이어지는 냉각 공정으로, 반도체 구성체(3)와 반도체 구성체 사이의 베이스 플레이트(31)를 접착시키는 동안 열경화성 수지가 고정된다.Next, the first insulating sheet member 15A and the first insulating sheet members 14a and 14b are heated and compressed using a pair of heating / compression plates 35 and 36 shown in FIG. Accordingly, the thermosetting resin melted in the first insulating sheet members 14a and 14b fills the gap 34 shown in FIG. 49 between the first insulating sheet members 14a and 14b and the first insulating sheet member 15A. In order to be squeezed. In the subsequent cooling process, the thermosetting resin is fixed while adhering the base plate 31 between the semiconductor construct 3 and the semiconductor construct.

이러한 방법으로, 도 50에 도시되었듯이, 강화제를 포함하는 열경화성 수지로 구성된 제 2 절연제(15A)가 형성되어 베이스 플레이트(31) 상면의 복수의 예정된 위치에 접착된다. 추가적으로, 반도체 구성체(3)는 제 2 절연제(15A)의 상면에 접착된다. 게다가, 강화제를 포함하는 열경화성 수지로 구성된 제 1 절연제(14)가 형성되어 반도체 구성체(3)와 최외곽부에 배열된 외부 반도체 구성체 사이에 베이스 플레이트(31)의 상면에 결합된다. 제 15 실시예에서 같은 제조 단계로, 도 46에 도시된 반도체 장치가 얻어진다. In this way, as shown in Fig. 50, a second insulation 15A made of a thermosetting resin containing a reinforcing agent is formed and adhered to a plurality of predetermined positions on the upper surface of the base plate 31. In addition, the semiconductor construct 3 is bonded to the top surface of the second insulator 15A. In addition, a first insulating material 14 composed of a thermosetting resin comprising a reinforcing agent is formed and bonded to the upper surface of the base plate 31 between the semiconductor structure 3 and the outer semiconductor structure arranged at the outermost portion. By the same manufacturing steps in the fifteenth embodiment, the semiconductor device shown in FIG. 46 is obtained.

상기 실시예에서, 반도체 구성체(3)는 연결 패드(6)이외에 외부 연결 전극으로서 인터커넥션(11)과 기둥상 전극(12)을 갖는다. 본 발명은 외부 연결 전극으로서 연결 패드만을 가지거나 연결 패드(6) 및 연결 패드부가 있는 인터커넥션(11)을 가지는 반도체 구성체에도 응용될 수 있다.In this embodiment, the semiconductor construction 3 has an interconnect 11 and a columnar electrode 12 as external connection electrodes in addition to the connection pad 6. The invention is also applicable to semiconductor constructions having only connection pads as external connection electrodes or interconnection 11 with connection pads 6 and connection pads.

상기 설명되었듯이, 본 발명에 따르면 적어도 일부의 최상부 인터커넥션의 연결 패드부는 반도체 구성체의 면에 형성된 제 1 절연제에 배열된다. 이러한 이유로, 최상부 인터커넥션의 연결 패드부의 수가 증가하였을때에도 필요한 사이즈와 피치가 보장될 수 있다. As described above, according to the present invention at least part of the connection pad portion of the top interconnect is arranged in a first insulation formed on the face of the semiconductor construct. For this reason, the required size and pitch can be ensured even when the number of connection pad portions of the top interconnection is increased.

Claims (45)

반도체 기판(5)과 상기 반도체 기판상에 형성된 복수의 외부 연결 전극(6)을 가지는 적어도 하나의 반도체 구성체(3); At least one semiconductor assembly (3) having a semiconductor substrate (5) and a plurality of external connection electrodes (6) formed on the semiconductor substrate; 상기 반도체 구성체(3)의 일면에 배열된 절연 시트 부재(14, 14A); 및Insulating sheet members (14, 14A) arranged on one surface of the semiconductor constructing body (3); And 상기 절연 시트 부재(14, 14A)에 배열되고 상기 반도체 구성체(3)의 외부 연결 전극(6)에 전기적으로 연결되는 연결 패드부를 가지는 복수의 상부 인터커넥션(17, 54)을 포함하는 것을 특징으로 하는 반도체 장치.And a plurality of upper interconnections (17, 54) having connection pad portions arranged on the insulating sheet members (14, 14A) and electrically connected to the external connection electrodes (6) of the semiconductor construction (3). Semiconductor device. 제 1항에 있어서, 복수의 반도체 구성체(3)를 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device according to claim 1, comprising a plurality of semiconductor constructs (3). 제 1항에 있어서, 상기 반도체 구성체(3)는 적어도 하나의 연결 패드(6), 상기 연결 패드(6)에 연결되는 기둥상 외부 연결 전극(12) 및 상기 외부 연결 전극(12) 주위에 형성되는 밀봉막(13)을 포함하는 것을 특징으로 하는 반도체 장치.2. The semiconductor assembly (3) according to claim 1, wherein the semiconductor structure (3) is formed around at least one connection pad (6), a columnar external connection electrode (12) connected to the connection pad (6), and the external connection electrode (12). And a sealing film (13) to be used. 제 1항에 있어서, 상기 절연 시트 부재(14, 14A)는 실질적으로 열경화성 수지를 가지는 섬유를 주입하여 만들어진 물질로 구성된 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein said insulating sheet member (14, 14A) is made of a material made by injecting fibers having a thermosetting resin substantially. 제 1항에 있어서, 상기 절연 시트 부재(14)와 상기 상부 인터커넥션(17)의 사이 및 상기 절연 시트 부재(14)와 상기 반도체 구성체(3)의 사이에 절연제(15)가 형성되는 것을 특징으로 하는 반도체 장치.The insulating material (15) according to claim 1, wherein an insulating material (15) is formed between the insulating sheet member (14) and the upper interconnection (17) and between the insulating sheet member (14) and the semiconductor construction (3). A semiconductor device characterized by the above-mentioned. 제 5항에 있어서, 상기 절연제(15, 15A)는 시트 부재인 것을 특징으로 하는 반도체 장치.6. A semiconductor device according to claim 5, wherein said insulation (15, 15A) is a sheet member. 제 5항에 있어서, 상기 절연제(15, 15A)의 상면은 평탄한 것을 특징으로 하는 반도체 장치.A semiconductor device according to claim 5, wherein the top surface of the insulation (15, 15A) is flat. 제 1항에 있어서, 상기 상부 인터커넥션(17, 54)의 연결 패드부를 제외한 부분을 덮는 상부 절연막(18, 52)을 더 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device according to claim 1, further comprising an upper insulating film (18, 52) covering a portion of the upper interconnection (17, 54) except for the connection pad portion. 제 8항에 있어서, 상기 상부 인터커넥션(17, 54)의 각 연결 패드부에 땜납볼(20)이 형성되는 것을 특징으로 하는 반도체 장치.9. A semiconductor device according to claim 8, wherein solder balls (20) are formed in each connection pad portion of said upper interconnections (17, 54). 제 1항에 있어서, 상기 반도체 구성체(3)와 상기 절연 시트 부재(14, 14A)의 하면에 금속층(1, 1a)이 형성되는 것을 특징으로 반도체 장치.The semiconductor device according to claim 1, wherein a metal layer (1, 1a) is formed on a lower surface of the semiconductor constructing body (3) and the insulating sheet member (14, 14A). 제 10항에 있어서, 상기 금속층(1)의 하면에 절연층(2)이 형성되는 것을 특징으로 반도체 장치.The semiconductor device according to claim 10, wherein an insulating layer (2) is formed on the lower surface of the metal layer (1). 제 10항에 있어서, 상기 금속층(1, 1a)이 적어도 하나의 금속 호일을 가지는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 10, wherein said metal layer (1, 1a) has at least one metal foil. 제 12항에 있어서, 상기 금속 호일은 구리 호일인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 12, wherein the metal foil is a copper foil. 제 1항에 있어서, 상기 절연 시트 부재(14, 14A)의 적어도 하나의 하면에 하부 인터커넥션(41)이 형성되고, 상기 절연 시트 부재(14)내 형성된 수직 전기 연결부(43)를 통하여 상기 상부 인터커넥션(17)과 상기 하부 인터커넥션(41)이 연결되는 것을 특징으로 하는 반도체 장치.A lower interconnection (41) is formed in at least one lower surface of the insulating sheet member (14, 14A), and the upper portion is connected via a vertical electrical connection (43) formed in the insulating sheet member (14). A semiconductor device, characterized in that the interconnection (17) and the lower interconnection (41) are connected. 제 1항에 있어서, 상기 절연 시트 부재(14)가 복수의 절연 시트 부재(14a, 14b)의 다층 구조를 가지는 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein said insulating sheet member (14) has a multilayer structure of a plurality of insulating sheet members (14a, 14b). 제 1항에 있어서, 상기 절연 시트 부재(14A)와 상기 상부 인터커넥션(17) 사이에 절연제(15A)가 형성되고, 상기 절연 시트 부재(14A)의 상면은 상기 절연제(15A)와 같은 면을 이루는 것을 특징으로 하는 반도체 장치.An insulating material (15A) is formed between the insulating sheet member (14A) and the upper interconnection (17), and an upper surface of the insulating sheet member (14A) is the same as the insulating material (15A). A semiconductor device comprising a surface. 반도체 구성체를 서로 분리시켜 반도체 구성체(3)에 대응하는 위치에 개구부(33)를 가지는 적어도 하나의 절연 시트 부재(14)에 배열하는 동안, 베이스 플레이트(31), 각 반도체 기판(5)을 가지는 복수의 반도체 구성체(3) 및 복수의 연결 패드(6)를 배열하는 단계;While the semiconductor structures are separated from each other and arranged in the at least one insulating sheet member 14 having the openings 33 at positions corresponding to the semiconductor structures 3, the base plates 31 and the respective semiconductor substrates 5 are provided. Arranging the plurality of semiconductor structures 3 and the plurality of connection pads 6; 반도체 구성체(3) 사이에 절연 시트 부재(14)를 용융시키고 고정시키기 위하여 절연 시트 부재(14)의 상면으로부터 절연 시트 부재(14)를 가열 및 압축하는 단계;Heating and compressing the insulating sheet member 14 from the top surface of the insulating sheet member 14 to melt and fix the insulating sheet member 14 between the semiconductor constructs 3; 연결 패드부를 가지며 상부 인터커넥션의 대응하는 절연 시트 부재(14)에 연결 패드부를 배열하기 위하여 하나의 반도체 구성체(3)의 연결 패드(6)의 대응하는 부분에 연결되는 적어도 하나의 상부 인터커넥션(17, 54) 층을 형성하는 단계; 및At least one upper interconnection having a connection pad portion and connected to a corresponding portion of the connection pad 6 of one semiconductor construction 3 for arranging the connection pad portion to the corresponding insulating sheet member 14 of the upper interconnection ( 17, 54) forming a layer; And 상부 인터커넥션(17, 54)의 연결 패드부가 상기 절연 시트 부재(14)에 배열되는 복수의 반도체 장치를 얻기 위하여 반도체 구성체(3) 사이의 절연 시트 부재(14)를 절단하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조방법.Cutting the insulating sheet member 14 between the semiconductor structures 3 to obtain a plurality of semiconductor devices in which the connection pad portions of the upper interconnections 17 and 54 are arranged in the insulating sheet member 14. A semiconductor device manufacturing method characterized by the above-mentioned. 제 17항에 있어서, 상기 반도체 구성체(3)는 연결 패드(6), 상기 연결 패드(6)에 연결된 기둥상 외부 연결 전극(12) 및 상기 외부 연결 전극(12) 주위에 형성된 밀봉막(13)을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.18. The semiconductor device 3 according to claim 17, wherein the semiconductor constructing body 3 includes a connection pad 6, a columnar external connection electrode 12 connected to the connection pad 6, and a sealing film 13 formed around the external connection electrode 12. A semiconductor device manufacturing method comprising a). 제 17항에 있어서, 상기 절연 시트 부재(14)를 절단하는 단계에서, 상기 절연 시트 부재(14)는 각 반도체 장치가 복수의 반도체 구성체(3)를 포함하도록 절단되는 것을 특징으로 하는 반도체 장치 제조방법.18. The manufacture of a semiconductor device according to claim 17, wherein in the step of cutting the insulating sheet member (14), the insulating sheet member (14) is cut so that each semiconductor device includes a plurality of semiconductor structures (3). Way. 제 17항에 있어서, 상기 절연 시트 부재(14)가 절단되기 전에 상기 베이스 플레이트(31)가 제거되는 것을 특징으로 하는 반도체 장치 제조방법.18. A method according to claim 17, wherein the base plate (31) is removed before the insulating sheet member (14) is cut. 제 17항에 있어서, 상기 절연 시트 부재(14)가 절단된 후에 상기 베이스 플레이트(31)가 제거되는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, wherein the base plate (31) is removed after the insulating sheet member (14) is cut. 제 17항에 있어서, 압축 한계면을 고정하는 동안 상기 가열/압축 공정이 수행되는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, wherein the heating / compression process is performed while fixing the compression limit plane. 제 17항에 있어서, 상기 절연 시트 부재(14)의 개구부(33)의 사이즈가 상기 반도체 구성체(3)의 사이즈보다 약간 큰 것을 특징으로 하는 반도체 장치 제조방법.18. A method according to claim 17, wherein the size of the opening (33) of the insulating sheet member (14) is slightly larger than the size of the semiconductor constructing body (3). 제 23항에 있어서, 상기 베이스 플레이트(31)에 배열된 절연 시트 부재(14)의 두께가 반도체 구성체(3)의 두께보다 두꺼운 것을 특징으로 하는 반도체 장치 제조방법.A method according to claim 23, wherein the thickness of the insulating sheet member (14) arranged on the base plate (31) is thicker than the thickness of the semiconductor constructing body (3). 제 17항에 있어서, 상기 절연 시트 부재(14)는 실질적으로 열경화성 수지와 함께 섬유를 주입하여 만들어진 물질로 구성된 것을 특징으로 하는 반도체 장치 제조방법.18. The method of manufacturing a semiconductor device according to claim 17, wherein the insulating sheet member (14) is made of a material made by injecting fibers with a thermosetting resin. 제 17항에 있어서, 상기 절연 시트 부재(14)와 상기 상부 인터커넥션(17) 사이에 절연제(15)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, further comprising forming an insulation (15) between the insulation sheet member (14) and the upper interconnection (17). 제 26항에 있어서, 상기 절연제(15)가 시트 부재인 것을 특징으로 하는 반도체 장치 제조방법.27. The method of manufacturing a semiconductor device according to claim 26, wherein said insulation (15) is a sheet member. 제 17항에 있어서, 상기 베이스 플레이트(31)에 상기 반도체 구성체(3)와 상기 절연 시트 부재(14)를 배열하는 단계 전에, 상기 베이스 플레이트(31)에 상기 베이스 플레이트(31)로부터 제거될 수 있는 박막(1a)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.18. The base plate (31) can be removed from the base plate (31) before the step of arranging the semiconductor structure (3) and the insulating sheet member (14) in the base plate (31). And forming a thin film (1a). 제 28항에 있어서, 상기 박막(1a)은 실질적으로 금속으로 만들어지는 것을 특징으로 하는 반도체 장치 제조방법.A method according to claim 28, wherein said thin film (1a) is substantially made of metal. 제 28항에 있어서, 상기 절연 시트 부재(14)를 절단하는 단계에서, 상기 박막(1a)이 상기 절연 시트 부재(14)와 함께 절단되는 것을 특징으로 하는 반도체 장치 제조방법.A method according to claim 28, wherein in the step of cutting the insulating sheet member (14), the thin film (1a) is cut together with the insulating sheet member (14). 제 28항에 있어서, 상기 반도체 구성체(3)와 상기 절연 시트 부재(14)가 상기 박막(1a)상에 배열된 이후, 상기 절연 시트 부재(14)가 임시적으로 고정되는 것을 특징으로 하는 반도체 장치 제조방법.29. The semiconductor device according to claim 28, wherein the insulating sheet member 14 is temporarily fixed after the semiconductor constructing body 3 and the insulating sheet member 14 are arranged on the thin film 1a. Manufacturing method. 제 31항에 있어서, 임시적으로 고정된 후, 상기 베이스 플레이트(31)가 제거되는 것을 특징으로 하는 반도체 장치 제조방법.32. The method of claim 31, wherein the base plate (31) is removed after it is temporarily fixed. 제 28항에 있어서, 상기 베이스 플레이트(31)가 제거된 후, 상기 박막(1a)위에 또 다른 박막(1b, 2)이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.A method according to claim 28, wherein after the base plate (31) is removed, another thin film (1b, 2) is formed on the thin film (1a). 제 28항에 있어서, 상기 박막(1a)은 금속 호일이고, 상기 또 다른 박막(1b)은 금속 호일인 것을 특징으로 하는 반도체 장치 제조방법.29. A method according to claim 28, wherein said thin film (1a) is a metal foil and said another thin film (1b) is a metal foil. 제 28항에 있어서, 상기 또 다른 박막(2)은 실질적으로 절연제로 만들어지는 것을 특징으로 하는 반도체 장치 제조방법.29. A method according to claim 28, wherein said another thin film (2) is substantially made of an insulating material. 상기 또 다른 박막(1b, 2)은 이종 물질로 만들어진 층을 복수로 적층하여 형성되는 것을 특징으로 하는 반도체 장치 제조방법.The another thin film (1b, 2) is a semiconductor device manufacturing method, characterized in that formed by laminating a plurality of layers made of different materials. 제 33항에 있어서, 상기 절연 시트 부재(14)를 절단하는 단계에서, 상기 절연 시트 부재(14), 상기 박막(1a) 및 상기 다른 박막(1b, 2)이 절단되는 것을 특징으로 하는 반도체 장치 제조방법.34. The semiconductor device according to claim 33, wherein in the cutting of the insulating sheet member 14, the insulating sheet member 14, the thin film 1a and the other thin films 1b and 2 are cut. Manufacturing method. 제 17항에 있어서, 상기 절연 시트 부재를 절단하는 단계에서, 상기 절연 시트 부재(14)가 절단되고, 동시에 상기 반도체 장치가 베이스 플레이트(31)를 갖도록 베이스 플레이트(31)가 절단되는 것을 특징으로 하는 반도체 장치 제조방법.18. The cutting method according to claim 17, wherein in the step of cutting the insulating sheet member, the insulating sheet member 14 is cut and at the same time the base plate 31 is cut so that the semiconductor device has the base plate 31. A semiconductor device manufacturing method. 제 17항에 있어서, 상기 상부 인터커넥션(17, 54)의 연결 패드부를 제외한 부분을 덮는 상부 절연막(18, 55)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, further comprising forming an upper insulating film (18, 55) covering a portion of the upper interconnection (17, 54) except for the connection pad portion. 제 39항에 있어서, 상기 상부 인터커넥션(17, 54)의 연결 패드부에 땜납볼을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.40. The method of claim 39, further comprising forming solder balls in the connection pad portions of the upper interconnections (17, 54). 제 17항에 있어서, 상기 절연 시트 부재(14)내에 관통 홀(42)을 형성하는 단계, 상기 절연 시트 부재(14)의 하면에 하부 인터커넥션(41)을 형성하는 단계 및 상기 관통 홀(42)내에 상부 인터커넥션(17)과 하부 인터커넥션(41)을 연결하는 수직 전기 연결부(43)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, further comprising: forming a through hole (42) in the insulating sheet member (14), forming a lower interconnection (41) in a lower surface of the insulating sheet member (14) and the through hole (42). Forming a vertical electrical connection (43) connecting the upper interconnection (17) and the lower interconnection (41) therein. 제 41항에 있어서, 상기 관통 홀(41), 상기 하부 인터커넥션(41) 및 상기 수직 전기 연결부(43)가 형성되기 전에, 상기 베이스 플레이트가 제거되는 것을 특징으로 하는 반도체 장치 제조방법.42. A method according to claim 41, wherein the base plate is removed before the through hole (41), the lower interconnection (41) and the vertical electrical connection (43) are formed. 제 17항에 있어서, 상기 방법은 베이스 플레이트(31)상에 상부 절연막(15a)을 형성하는 단계를 더 포함하고, 상부 절연막(15a)의 반대에 연결 패드가 형성되는 표면을 형성하는 동안 상기 상부 절연막(15a)에 반도체 구성체(3)가 배열되는 것을 특징으로 하는 반도체 장치 제조방법.18. The method of claim 17, further comprising forming an upper insulating film (15a) on the base plate (31), wherein the upper portion while forming a surface on which a connection pad is formed opposite the upper insulating film (15a). A semiconductor device manufacturing method, characterized in that the semiconductor constructing body (3) is arranged on the insulating film (15a). 제 43항에 있어서, 상기 반도체 구성체(3)는 연결 패드(6), 상기 연결 패드(6)에 연결된 기둥상 외부 연결 전극(12) 및 상기 외부 연결 전극(12) 주위에 형성된 밀봉막(13)을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.45. The semiconductor film 3 according to claim 43, wherein the semiconductor constructing body 3 comprises a connection pad 6, a columnar external connection electrode 12 connected to the connection pad 6, and a sealing film 13 formed around the external connection electrode 12. A semiconductor device manufacturing method comprising a). 제 43항에 있어서, 상기 절연 시트 부재(14)는 상부 절연막(15a)상에 배열되는 것을 특징으로 하는 반도체 장치 제조방법.A method according to claim 43, wherein said insulating sheet member (14) is arranged on an upper insulating film (15a).
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