KR20050014941A - Method for forming recess type Gate for use in semiconductor memory - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조에 관한 것으로, 더욱 구체적으로는 미세 패턴을 형성하여 반도체 메모리에서의 리세스 타입의 게이트를 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of forming a recess type gate in a semiconductor memory by forming a fine pattern.
반도체 소자의 고집적화 추세에 따라, 반도체 소자를 형성하기 위한 포토 레지스트 패턴도 미세화 되고 있다. 또한, 패턴 사이의 간격도 작아지고 있다. 이에 따라, 계속적으로 채널길이가 짧아지기 때문에, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루(punchthrough)를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓히며, 종국적으로는 반도체 소자의 고집적화에 도움을 준다. In accordance with the trend of higher integration of semiconductor devices, photoresist patterns for forming semiconductor devices are also miniaturized. Moreover, the space | interval between patterns is also becoming small. Accordingly, since the channel length is continuously shortened, a transistor structure having a recess channel in which a gate is formed through a recess formed in the semiconductor substrate has been proposed. This increases the effective channel length by forming a recess in the region where the channel of the transistor is to be formed, thereby improving the punchthrough of the source and drain and substantially widening the distance between the source and the drain. Helps with high integration
리세스를 이용하여 트랜지스터를 형성하기 위해서는 미세하게 패터닝하는 것이 중요한데, 현재는 포토 레지스트 패턴의 두께를 낮추거나 노광 파장을 더욱 줄이는 방법들을 통하여, 미세 패턴을 형성하는 방법들이 제안되고 있으며 노광 장비도 개선되고 있다. 그러나, 이런 기술들도 한계에 다다르고 있으며 패터닝 자체가 어려워지고 있다. In order to form a transistor using a recess, fine patterning is important. Currently, methods of forming a fine pattern through lowering the thickness of the photoresist pattern or further reducing the exposure wavelength have been proposed, and the exposure equipment is also improved. It is becoming. However, these techniques are also reaching their limits and patterning itself is becoming difficult.
이하에서는 종래의 기술에 따른 패턴 형성에 의한 리세스 구조의 게이트 형성방법을 도 1 내지 도 4를 참조하여 설명하고 그에 따른 문제점을 알아보기로 한다. Hereinafter, a method of forming a gate of a recess structure by forming a pattern according to the related art will be described with reference to FIGS. 1 to 4, and a problem thereof will be described.
도 1에 도시된 바와 같이, 반도체 기판(10)에 패드 산화막(14) 및 하드 마스크막(16)를 순차적으로 적층하고, 상기 하드 마스크막(16) 상부에 포토 레지스트 패턴(18)을 형성한다. 상기 패드 산화막(14) 중온 산화막(MTO::Medium Temperature Oxide)로 형성되며, 상기 하드 마스크 막(16)은 폴리 실리콘으로 형성된다. 상기 포토 레지스트 패턴(18)의 피치(pitch;L2)는 단위 셀 피치와 같은 180nm정도로 형성된다. 또한, 상기 포토 레지스트 패턴(18)의 패턴 사이의 간격(L1)은 90nm 정도로 형성된다. As shown in FIG. 1, the pad oxide layer 14 and the hard mask layer 16 are sequentially stacked on the semiconductor substrate 10, and a photoresist pattern 18 is formed on the hard mask layer 16. . The pad oxide layer 14 is formed of a medium temperature oxide (MTO), and the hard mask layer 16 is formed of polysilicon. The pitch L2 of the photoresist pattern 18 is formed at about 180 nm which is equal to the unit cell pitch. In addition, an interval L1 between the patterns of the photoresist pattern 18 is formed to about 90 nm.
도 2에 도시된 바와 같이, 상기 포토 레지스트 패턴(18)을 마스크로 하여 상기 하드 마스크 막(16)을 이방성 식각하는 공정을 진행한다. 상기 패드 산화막(14)은 식각정지막으로 이용된다. 다음으로, 포토 레지스트 패턴(18) 및 상기 노출된 패드 산화막(14)을 제거한다.As shown in FIG. 2, the hard mask layer 16 is anisotropically etched using the photoresist pattern 18 as a mask. The pad oxide layer 14 is used as an etch stop layer. Next, the photoresist pattern 18 and the exposed pad oxide layer 14 are removed.
도 3에 도시된 바와 같이, 상기 하드 마스크 막(16)을 식각 마스크로 이용하여 상기 반도체 기판(10)을 식각함에 의해 리세스(22)가 형성된다. 상기 리세스(22)는 이방성 식각공정을 진행한후 CDE(Chemical Dry Etching)와 같은 등방성 식각공정을 수행함에 의해 형성된다. As shown in FIG. 3, a recess 22 is formed by etching the semiconductor substrate 10 using the hard mask layer 16 as an etching mask. The recess 22 is formed by performing an isotropic etching process such as chemical dry etching (CDE) after performing an anisotropic etching process.
도 4에 도시된 바와 같이, 상기 리세스(22)를 형성한 후 패드 산화막(14)을 제거한다. 다음으로, 상기 리세스(22) 내부에 열산화막을 형성하여 게이트 절연막(24)을 형성하고, 게이트 전극(26) 및 게이트 캡핑막(28)을 형성한다. 또한, 상기 게이트 전극 및 게이트 캡핑막의 측벽에 게이트 스페이서(30)를 형성한다. As shown in FIG. 4, after the recess 22 is formed, the pad oxide layer 14 is removed. Next, a thermal oxide film is formed in the recess 22 to form a gate insulating film 24, and a gate electrode 26 and a gate capping film 28 are formed. In addition, a gate spacer 30 is formed on sidewalls of the gate electrode and the gate capping layer.
상술한 종래의 리세스 타입의 게이트 형성방법에서는 소자의 고집적화에 따라, 단위 셀 피치가 점점 작아지는 추세에 있기 때문에 패턴 형성의 어려움이 있다. 그리고, 패턴이 작아짐에 따라 노광장비도 개선되어야 하기 때문에 노광 한계를 개선하는데 어려움이 있다. 또한, 게이트를 형성하는 공정이 비교적 복잡하다는 단점을 갖는다. In the conventional recess-type gate formation method described above, there is a difficulty in pattern formation because the unit cell pitch tends to become smaller with higher integration of devices. In addition, since the exposure equipment must be improved as the pattern is smaller, it is difficult to improve the exposure limit. In addition, there is a disadvantage that the process of forming the gate is relatively complicated.
따라서, 본 발명의 목적은 디자인 룰을 줄여 고집적화를 이룰 수 있는 리세스 타입의 게이트 형성방법을 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a recess-type gate formation method capable of achieving high integration by reducing design rules.
본 발명의 다른 목적은 노광 한계를 개선할 수 있는 리세스 타입의 게이트 형성방법을 제공하는 데 있다.Another object of the present invention is to provide a recess-type gate forming method capable of improving an exposure limit.
본 발명의 또 다른 목적은 공정 스텝 수를 줄여 공정의 단순화를 이룰 수 있는 리세스 타입의 게이트 형성방법을 제공하는 데 있다.Still another object of the present invention is to provide a recess type gate forming method capable of simplifying the process by reducing the number of process steps.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따른 본 발명의 리세스 타입의 게이트 형성방법은: 반도체 기판에, 단위 셀 피치보다 일정 치수 더 큰 피치를 갖는 포토 레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 하드마스크 막의 일부를 식각함에 의하여 상기 패드 산화막을 노출시키는 제1개구를 형성하는 단계와; 상기 제1개구의 측벽들에 일정 두께의 제1스페이서를 형성하는 단계와; 상기 제1스페이서를 식각 마스크로 하여 상기 하드마스크막을 선택 식각함에 의하여 상기 패드 산화막의 일부를 노출시키는 제2개구를 형성하는 단계와; 상기 패드산화막의 노출 부위를 제거하고 상기 제1스페이서를 식각 마스크로 하여 상기 제1개구 및 제2개구 하부에 노출된 상기 반도체 기판을 식각함에 의하여 리세스를 형성하는단계와; 상기 리세스 내부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상부에상기 리세스 내부를 메우는 게이트 전극을 형성함과 아울러 게이트 캡핑막을 형성하는 단계를 포함함을 특징으로 한다. According to an aspect of the present invention, a method of forming a recess type gate according to an aspect of the present invention includes: forming a photoresist pattern having a pitch greater than a unit cell pitch on a semiconductor substrate by a predetermined dimension; Forming; Forming a first opening exposing the pad oxide layer by etching a portion of the hard mask layer using the photoresist pattern; Forming a first spacer having a predetermined thickness on the sidewalls of the first opening; Forming a second opening exposing a portion of the pad oxide layer by selectively etching the hard mask layer using the first spacer as an etch mask; Forming a recess by removing the exposed portion of the pad oxide film and etching the semiconductor substrate exposed under the first opening and the second opening using the first spacer as an etching mask; And forming a gate insulating film in the recess, forming a gate electrode filling the recess inside the gate insulating film, and forming a gate capping film.
바람직한 게이트 절연막, 게이트 전극 및 게이트 캡핑막의 형성방법은, 상기 리세스 내부에 게이트 절연막을 형성하고, 상기 게이트 절연막이 형성된 반도체 기판 전면에 상기 리세스, 제1개구 및 제2개구를 메우는 게이트 전극용 도전막을 형성하는 단계와; 상기 도전막 및 제1스페이서를 일정부분 평탄화 하는 단계와; 상기 제1스페이서를 식각마스크로 하여 상기 도전막을 일정부분 식각하여, 상기 제1스페이서보다 낮도록 단차를 형성하는 단계와; 상기 단차가 형성되어 있는 상기 도전막의 상부에 상기 제1스페이서와 높이가 같도록 캡핑막을 형성하는 단계와; 상기 제1스페이서를 제거하여 형성된 상기 게이트 전극 및 게이트 캡핑막의 측벽에 제2스페이서를 형성하는 단계를 포함함을 특징으로 한다.A preferred method of forming a gate insulating film, a gate electrode and a gate capping film is for forming a gate insulating film in the recess and filling the recess, the first opening and the second opening in the entire surface of the semiconductor substrate on which the gate insulating film is formed. Forming a conductive film; Planarizing the conductive film and the first spacer at a portion; Etching a portion of the conductive layer using the first spacer as an etching mask to form a step to be lower than the first spacer; Forming a capping film on the conductive film on which the step is formed so as to have the same height as the first spacer; And forming a second spacer on sidewalls of the gate electrode and the gate capping layer formed by removing the first spacer.
또한, 바람직하게는, 상기 포토 레지스트 패턴의 피치는 단위 셀 피치보다 2 배 더 크도록 형성된다. 또한, 상기 포토 레지스트 패턴의 간격은 단위 셀 피치와 같도록 형성되거나, 단위 셀 피치보다 3/2배 더 크도록 형성될 수 있다. 또한, 상기 리세스 형성 후에 상기 리세스 내부를 CDE 공정을 통해 등방성 식각하는 공정을 더 포함할 수 있다. Also, preferably, the pitch of the photoresist pattern is formed to be twice as large as the unit cell pitch. In addition, the interval of the photoresist pattern may be formed to be equal to the unit cell pitch, or may be formed to be 3/2 times larger than the unit cell pitch. The method may further include isotropically etching the inside of the recess through the CDE process after the recess is formed.
따라서, 본 발명에 따른 리세스 타입의 게이트 형성방법은 반도체 소자의 고집적화에 도움이 되며, 공정 스텝수를 줄일 수 있다. Therefore, the method of forming a recess type gate according to the present invention helps high integration of semiconductor devices and reduces the number of process steps.
이하에서는 상기한 반도체 메모리에서의 리세스 타입의 게이트 형성방법이, 후술되는 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 5a 내지 도 13를 참조로 설명될 것이다.Hereinafter, the above-described method of forming a recess type gate in the semiconductor memory will be described with reference to FIGS. 5A to 13 without any intention other than to provide a thorough understanding of the present invention described below.
도 5a 내지 도 5b는 본 발명의 일 실시예에 따라, 패턴을 형성하는 공정을 순서대로 나타낸 단면도이며, 도 6a 내지 도 6c는 본 발명의 다른 실시예에 따라, 패턴을 형성하는 공정을 순서대로 나타낸 단면도이다.5A through 5B are cross-sectional views sequentially illustrating a process of forming a pattern, according to an embodiment of the present invention, and FIGS. 6A through 6C illustrate a process of forming a pattern, in accordance with another embodiment of the present invention. It is sectional drawing shown.
도 7 내지 도 13은 상기 도 5a 내지 도 5b 또는 도 6a 내지 도 6c를 통해 형성된 패턴를 이용하여 리세스 및 게이트를 형성하는 공정을 순서대로 나타낸 단면도이다.7 to 13 are cross-sectional views sequentially illustrating a process of forming a recess and a gate using a pattern formed through FIGS. 5A to 5B or 6A to 6C.
도 5a에 도시된 바와 같이, 반도체 기판(110)에 패드산화막(114),하드 마스크 막(116)이 순차적으로 적층된다. 상기 하드 마스크 막(116) 상부에 포토레지스트 패턴(118)이 형성된다. 상기 패드산화막(114)은 중온 산화막(MTO)로 형성하는 것이 바람직하며, 상기 하드 마스크 막(116)은 폴리 실리콘으로 형성됨이 바람직하다. As shown in FIG. 5A, a pad oxide film 114 and a hard mask film 116 are sequentially stacked on the semiconductor substrate 110. A photoresist pattern 118 is formed on the hard mask layer 116. The pad oxide layer 114 may be formed of a medium temperature oxide layer (MTO), and the hard mask layer 116 may be formed of polysilicon.
상기 포토레지스트 패턴(118)의 피치(L4)는 단위 셀 피치의 2배의 피치를 갖도록 형성된다. 또한, 상기 포토레지스트 패턴(118)의 패턴 간격(L3)은 단위 셀 피치의 3/2배만큼 더 크게 형성된다. 현재의 디자인 룰에서 포토 레지스트 패턴의 피치가 180nm 정도로 형성된다고 하면, 본 발명의 포토레지스트 패턴(118)의 피치(L4)는 360nm 정도로 형성될 수 있다. 또한, 현재의 디자인 룰에서 포토 레지스트 패턴의 간격이 90nm 로 형성된다고 하면, 본 발명에 의한 포토 레지스트 패턴의 패턴간의 간격(L3)은 270nm 정도로 크게 형성된다. 따라서, 소자의 고집적화에 따른 노광 한계를 두배 정도 개선할 수 있다. The pitch L4 of the photoresist pattern 118 is formed to have a pitch twice the unit cell pitch. In addition, the pattern interval L3 of the photoresist pattern 118 is formed to be 3/2 times larger than the unit cell pitch. In the current design rule, if the pitch of the photoresist pattern is formed to about 180 nm, the pitch L4 of the photoresist pattern 118 of the present invention may be formed to about 360 nm. Further, in the current design rule, if the interval of the photoresist pattern is formed to be 90 nm, the interval L3 between the patterns of the photoresist pattern according to the present invention is formed to be about 270 nm. Therefore, the exposure limit due to the high integration of the device can be improved by about twice.
도 5b에 도시된 바와 같이, 상기 포토레지스트 패턴(118)을 마스크로 하여 상기 하드 마스크 막(116)을 식각하여 제1개구(121)를 형성한다. 상기 하드 마스크 막(116)의 식각은 반응 이온 에칭(reactive ion etching) 또는 플라즈마를 이용한 식각 등의 이방성 식각이 적당하다. 상기 식각 공정에서 중온 산화막(MTO)으로 이루어진 패드산화막(114)이 식각정지막으로 이용된다. 다음으로, 상기 포토레지스트 패턴(18)을 제거한다. 상기 제1개구(121)를 형성한 후의 공정인 리세스 형성 및 게이트 형성은 도7 내지 도 13를 통해서 후술될 것이다. As shown in FIG. 5B, the hard mask layer 116 is etched using the photoresist pattern 118 as a mask to form a first opening 121. An etching of the hard mask layer 116 is preferably anisotropic etching such as reactive ion etching or etching using plasma. In the etching process, a pad oxide film 114 made of a medium temperature oxide film (MTO) is used as an etch stop film. Next, the photoresist pattern 18 is removed. Recess formation and gate formation, which are processes after forming the first opening 121, will be described later with reference to FIGS. 7 to 13.
도 6a 내지 6c는 본 발명의 다른 실시예에 의한 패턴 형성 방법을 나타낸 공정 순서도이다. 6A through 6C are flowcharts illustrating a method of forming a pattern according to another exemplary embodiment of the present invention.
도 6a에 도시된 바와 같이, 반도체 기판(110)에 패드산화막(114),하드 마스크 막(116)이 순차적으로 적층된다. 상기 하드 마스크 막(116) 상부에 포토레지스트 패턴(118)이 형성된다. 상기 패드산화막(114)은 중온 산화막(MTO)로 형성하는 것이 바람직하며, 상기 하드 마스크 막(116)은 폴리 실리콘으로 형성됨이 바람직하다. As shown in FIG. 6A, a pad oxide film 114 and a hard mask film 116 are sequentially stacked on the semiconductor substrate 110. A photoresist pattern 118 is formed on the hard mask layer 116. The pad oxide layer 114 may be formed of a medium temperature oxide layer (MTO), and the hard mask layer 116 may be formed of polysilicon.
상기 포토레지스트 패턴(118)의 피치(L6)는 단위 셀 피치의 2배의 피치를 갖도록 형성된다. 또한, 상기 포토레지스트 패턴(118)의 패턴 간격(L5)은 단위 셀 피치와 같도록 형성된다. 현재의 디자인 룰에서 포토 레지스트 패턴의 피치가 180nm 정도로 형성된다고 하면, 본 발명의 포토레지스트 패턴(118)의 피치(L6)는 360nm 정도로 형성될 수 있다. 또한, 현재의 디자인 룰에서 포토 레지스트 패턴의 간격이 90nm 로 형성된다고 하면, 본 발명에 의한 포토 레지스트 패턴의 패턴간의 간격(L5)은 180nm 정도로 크게 형성된다. 따라서, 소자의 고집적화에 따른 노광 한계를 두배 정도 개선할 수 있다. 상기 포토 레지스트 패턴(18)은 상기 도 5a 내지 도 5b에서 설명한 포토레지스트 패턴의 바(bar)를 형성하는 것이 어려울 경우에 이용 될 수 있다. 또한, 포토 레지스트 패턴을 너무 좁게 형성하게 되면 포토 레지스트 패턴이 쓰러지는 경우가 발생하므로 이를 방지하기 위함이다. The pitch L6 of the photoresist pattern 118 is formed to have a pitch twice the unit cell pitch. In addition, the pattern interval L5 of the photoresist pattern 118 is formed to be equal to the unit cell pitch. In the current design rule, if the pitch of the photoresist pattern is formed to about 180 nm, the pitch L6 of the photoresist pattern 118 of the present invention may be formed to about 360 nm. Further, in the current design rule, if the interval between the photoresist patterns is formed to be 90 nm, the interval L5 between the patterns of the photoresist patterns according to the present invention is formed to be about 180 nm. Therefore, the exposure limit due to the high integration of the device can be improved by about twice. The photoresist pattern 18 may be used when it is difficult to form a bar of the photoresist pattern described with reference to FIGS. 5A through 5B. In addition, when the photoresist pattern is formed too narrow, the photoresist pattern may be collapsed.
도 6b에 도시된 바와 같이, 상기 포토레지스트 패턴(118)을 마스크로 하여 상기 하드 마스크 막(116)을 식각하여 제1개구(121)를 형성한다. 상기 하드 마스크 막(116)의 식각은 반응 이온 에칭(reactive ion etching) 또는 플라즈마를 이용한 식각 등의 이방성 식각이 적당하다. 상기 식각 공정에서 중온 산화막(MTO)으로 이루어진 패드산화막(114)이 식각정지막으로 이용된다. As shown in FIG. 6B, the hard mask layer 116 is etched using the photoresist pattern 118 as a mask to form a first opening 121. An etching of the hard mask layer 116 is preferably anisotropic etching such as reactive ion etching or etching using plasma. In the etching process, a pad oxide film 114 made of a medium temperature oxide film (MTO) is used as an etch stop film.
도 6c에 도시된 바와 같이, 상기 하드 마스크 막(116)을 식각하는 공정을 수행하여, 제1개구(121)의 폭이 단위셀 피치의 3/2배가 되도록 한다. 상기 식각 공정은 습식 식각 등의 등방성 식각 방법이 이용될 수 있다. 여기서는 상기 제1개구의 폭을 조절함에 의해서 단위셀의 피치에 따라 패턴 조절이 가능하다.As shown in FIG. 6C, the process of etching the hard mask layer 116 is performed such that the width of the first opening 121 is 3/2 times the unit cell pitch. The etching process may be an isotropic etching method such as wet etching. Here, the pattern can be adjusted according to the pitch of the unit cell by adjusting the width of the first opening.
도 7에 도시된 바와 같이, 상기 5a 내지 5b 및 6a 내지 6c에 의해서 형성된 제1개구(121)의 측벽들에 제1스페이서(119)를 형성한다. 상기 제1스페이서(119)는 산화막으로 형성되는 것이 바람직하나, 상기 반도체 기판(110)이나 하드 마스크 막(116)과 식각 선택비가 있는 물질로도 형성이 가능하다. 또한, 상기 제1스페이서(119)는 상기 산화막을 100 내지 200nm 의 범위로 CVD(Chemical Vapor Deposition)법을 이용하여 증착한 후 이방성 식각 공정을 행함에 의해 형성될 수 있다. As shown in FIG. 7, a first spacer 119 is formed on sidewalls of the first opening 121 formed by the 5a to 5b and the 6a to 6c. The first spacer 119 may be formed of an oxide layer, but may be formed of a material having an etching selectivity with respect to the semiconductor substrate 110 or the hard mask layer 116. In addition, the first spacer 119 may be formed by depositing the oxide layer using a chemical vapor deposition (CVD) method in a range of 100 to 200 nm, and then performing an anisotropic etching process.
도 8에 도시된 바와 같이, 상기 제1스페이서(119)를 식각 마스크로 이용하여 남아있는 상기 하드 마스크 막(116)을 제거함에 의해 제2개구(120)가 형성된다. 상기 하드 마스크 막(116)은 습식 식각이나 건식 식각 등을 이용하여 제거된다. 상기 하드 마스크 막(116)의 식각시에도 상기 패드산화막(114)이 식각정지막으로 작용한다.As shown in FIG. 8, the second opening 120 is formed by removing the remaining hard mask layer 116 using the first spacer 119 as an etching mask. The hard mask layer 116 is removed using wet etching or dry etching. Even when the hard mask layer 116 is etched, the pad oxide layer 114 serves as an etch stop layer.
도 9에 도시된 바와 같이, 상기 제1개구(121) 및 제2개구(120)를 형성한 후 제1개구(121) 및 제2개구(120) 하부의 노출된 패드산화막(114)을 제거한다. 다음으로, 제1개구(121) 및 제2개구(120)가 형성된 반도체 기판(110)에, 상기 제1스페이서(119)를 식각 마스크로 사용하여 상기 반도체 기판(110)을 이방성 식각함에 의하여 리세스(122)를 형성한다. 상기 리세스(122) 형성후에 상기 리세스(122) 내부를 등방성 식각하는 공정을 추가하여 행하는 것이 가능하다. 상기 등방성 식각 공정을 추가하여 행하는 목적은, 상기 리세스(122)의 식각되지 않은 부위를 제거하고자 하는 것과 상기 리세스(122)의 내부 형상이 둥글게 형성되도록 하기 위함이다. 이는 후속 공정에서 형성되는 게이트 산화막이 얇아지는 현상을 방지하고, 상기 리세스(122) 바닥의 코너 부분에 전계가 집중되는 현상을 방지하며, 또한 누설전류의 증가를 막고 게이트 산화막의 열화를 방지하기 위함이다. 상기 등방성 식각은 CDE(Chemical Dry Etching) 방법을 사용하는 것이 바람직하다.As shown in FIG. 9, after the first opening 121 and the second opening 120 are formed, the exposed pad oxide layer 114 under the first opening 121 and the second opening 120 is removed. do. Next, anisotropic etching of the semiconductor substrate 110 using the first spacer 119 as an etching mask is performed on the semiconductor substrate 110 having the first opening 121 and the second opening 120 formed thereon. The recess 122 is formed. After the recess 122 is formed, a process of isotropically etching the recess 122 may be further performed. The purpose of the addition of the isotropic etching process is to remove the unetched portion of the recess 122 and to make the inner shape of the recess 122 round. This prevents the thinning of the gate oxide film formed in the subsequent process, prevents the electric field from concentrating on the corner portion of the bottom of the recess 122, and also prevents increase of leakage current and deterioration of the gate oxide film. For sake. The isotropic etching is preferably using a CDE (Chemical Dry Etching) method.
이후의 공정에서 상기 리세스(122)가 형성된 반도체 기판(110)에서 상기 제1스페이서(119)를 제거하고, 통상의 리세스 트랜지스터 형성공정에서와 같이 게이트를 형성하는 공정을 진행할 수도 있다. 이 공정에서는 게이트 사진공정이 더 필요 하게 된다. In the subsequent process, the first spacer 119 may be removed from the semiconductor substrate 110 on which the recess 122 is formed, and the gate forming process may be performed as in the conventional recess transistor forming process. This process requires more gate photography.
도 10에 도시된 바와 같이, 상기 리세스(122) 내부에 게이트 절연막(124)을 형성한다. 상기 게이트 절연막(124)은 열산화막으로 형성되는 것이 바람직하다. 상기 게이트 절연막(124)이 형성된 반도체 기판(110) 전면에 상기 제1개구(121), 제2개구(120) 및 상기 리세스(122)를 충분히 메우도록 게이트 전극용 도전막(126)을 CVD 방법을 이용하여 증착한다. 상기 게이트 전극용 도전막(126)은 도핑된 폴리 실리콘 막이나 텅스텐 폴리사이드막으로 형성되는 것이 바람직하다. 상기 리세스(122) 형성 후에 상기 제1스페이서(119)를 제거하지 않고 바로 게이트 절연막(124) 및 게이트 전극(126)을 형성함에 의해서 게이트 형성을 위한 사진 공정이 생략되어 공정 스텝수를 줄일 수 있다.As shown in FIG. 10, a gate insulating layer 124 is formed in the recess 122. The gate insulating film 124 is preferably formed of a thermal oxide film. The gate electrode conductive film 126 is CVD so as to sufficiently fill the first opening 121, the second opening 120, and the recess 122 on the entire surface of the semiconductor substrate 110 on which the gate insulating film 124 is formed. Deposition using the method. The gate electrode conductive film 126 is preferably formed of a doped polysilicon film or a tungsten polyside film. Since the gate insulating layer 124 and the gate electrode 126 are formed immediately after the recess 122 is formed without removing the first spacer 119, the photo process for forming the gate is omitted, thereby reducing the number of process steps. have.
도 11에 도시된 바와 같이, 상기 게이트 전극용 도전막(126)이 형성된 반도체 기판(110) 전면에 평탄화 공정을 진행한다. 상기 평탄화 공정은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing)를 이용하는 것이 바람직하다. 상기 평탄화 공정이 수행된 반도체 기판(110)에 상기 제1스페이서(119)를 식각 마스크로 하여 상기 게이트 전극용 도전막(126)을 선택 식각함에 의해 상기 제1스페이서(119)의 상부보다 일정부분 낮은 단차를 형성한다. 이에 의해 게이트 전극(126)이 형성된다.As shown in FIG. 11, a planarization process is performed on the entire surface of the semiconductor substrate 110 on which the gate electrode conductive film 126 is formed. The planarization process preferably uses chemical mechanical polishing (CMP). Selective etching of the gate electrode conductive film 126 using the first spacer 119 as an etch mask on the semiconductor substrate 110 on which the planarization process is performed is performed by a predetermined portion from the upper portion of the first spacer 119. To form a low step. As a result, the gate electrode 126 is formed.
도 12에 도시된 바와 같이, 상기 게이트 전극(126)의 상부에 단차 형성부위를 포함하는 반도체 기판(110) 전면에 게이트 캡핑막 용 물질막(128)을 CVD 방법을 이용하여 증착한 후 상기 제1스페이서(119)를 평탄화 저지막으로 하여 평탄화 공정을 진행하여 게이트 캡핑막(128)을 형성한다. 상기 평탄화 공정은 에치 백(etch-back) 방법을 이용한다. 또한, 상기 게이트 캡핑막용 물질막(128)은 실리콘 질화막으로 형성되는 것이 바람직하다. 상기 게이트 전극(126)상부의 단차 형성 부위에 게이트 캡핑막(128)이 형성되게 된다.As shown in FIG. 12, the gate capping film material layer 128 is deposited on the entire surface of the semiconductor substrate 110 including the step forming portion on the gate electrode 126 by the CVD method. The gate capping film 128 is formed by performing a planarization process using the one spacer 119 as a planarization blocking film. The planarization process uses an etch-back method. In addition, the gate capping material layer 128 may be formed of a silicon nitride layer. The gate capping layer 128 is formed on the stepped portion formed on the gate electrode 126.
도 13에 도시된 바와 같이, 상기 게이트 캡핑막(128)을 형성한 후, 상기 게이트 캡핑막(128)을 식각 마스크로 이용하여 상기 제1스페이서(119)를 식각하는 식각공정을 진행한다. 상기 게이트 전극(126) 및 게이트 캡핑막(128)이 형성된 반도체 기판(110) 전면에 제2스페이서(130)용 절연막을 CVD 방법 등을 이용하여 증착한 후 이방성 식각 공정을 진행하여 제2스페이서(130)를 형성한다. 상기 제2스페이서(130)는 상기 게이트 전극(126) 및 게이트 캡핑막의 측벽에 형성되며, 게이트 스페이서(130)로써 작용하게 된다. As shown in FIG. 13, after the gate capping layer 128 is formed, an etching process of etching the first spacer 119 is performed using the gate capping layer 128 as an etching mask. After depositing an insulating film for the second spacer 130 on the entire surface of the semiconductor substrate 110 on which the gate electrode 126 and the gate capping layer 128 are formed by using a CVD method or the like, an anisotropic etching process is performed to obtain a second spacer ( 130). The second spacer 130 is formed on sidewalls of the gate electrode 126 and the gate capping layer, and functions as a gate spacer 130.
상기의 공정들을 통해서 게이트를 형성한 후에 소오스 드레인 영역을 형성하는 공정을 추가하여 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 LDD 영역을 형성하는 공정이 추가될 수 있으며, 문턱전압 조절용 불순물층이 추가로 형성될 수도 있다. After forming the gate through the above processes, a process of forming a source drain region may be added to form a transistor. In the transistor, a process of forming an LDD region may be added, and an impurity layer for adjusting a threshold voltage may be additionally formed.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 패턴 및 게이트 형성과정에서, 패턴 피치의 길이, 리세스의 형상 또는 막질의 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다. The above description of the embodiments is merely given by way of example with reference to the drawings in order to provide a more thorough understanding of the present invention and should not be construed as limiting the invention. In addition, various changes and modifications are possible to those skilled in the art without departing from the basic principles of the present invention. For example, it is apparent that in the process of forming the pattern and the gate, the length of the pattern pitch, the shape of the recess or the structure of the film may be changed or the manufacturing process may be added or subtracted depending on the case.
이상 설명한 바와 같이, 본 발명에 따르면, 포토 레지스트 패턴을 형성하는 공정에서 단위 셀의 피치보다 2배 정도 더 크게 패턴을 형성하고 스페이서를 이용하여 리세스를 형성함에 의하여, 디자인 룰을 종래보다 2배정도 줄일 수 있어 고집적화에 도움이 된다.As described above, according to the present invention, in the process of forming the photoresist pattern, the pattern is formed twice as large as the pitch of the unit cell, and the recess is formed using the spacer, thereby designing the design rule twice as much as before. It can be reduced to help high integration.
본 발명에 따르면, 소자가 고집적화 됨에 따라 노광 장비도 고집적화된 소자에 맞도록 개선되어야 하는데, 본 발명에서는 기존의 노광 장비를 이용하여 형성이 가능하므로 노광 장비의 한계를 개선할 수 있다.According to the present invention, as the device is highly integrated, the exposure equipment must also be improved to fit the highly integrated device. In the present invention, since the exposure equipment can be formed using existing exposure equipment, the limitation of the exposure equipment can be improved.
본 발명에 따르면, 본 발명에 의해 리세스를 형성한 후 바로 게이트 형성공정을 진행함에 의해서 게이트 포토 과정이 불필요해진다. 따라서, 공정 스텝 수를 줄여 공정의 단순화를 이룰 수 있다.According to the present invention, the gate photo process is unnecessary by performing the gate forming process immediately after the recess is formed by the present invention. Thus, the number of process steps can be reduced to simplify the process.
도 1 내지 도 4는 종래의 리세스 타입의 게이트 형성을 순서대로 보인 공정 단면도1 to 4 are cross-sectional views illustrating a process of forming a conventional recess type gate in sequence.
도 5a 내지 5b는 본발명의 일 실시예에 따른 패턴 형성 방법을 순서대로 보인 공정순서도5a to 5b is a process flowchart showing a pattern forming method in order according to an embodiment of the present invention
도 6a 내지 6c는 본발명의 다른 실시예에 따른 패턴 형성 방법을 순서대로 보인 공정순서도6a to 6c is a process flowchart showing a pattern forming method in order according to another embodiment of the present invention
도 7 내지 도 13은 도 5a 내지 5b 및 도 6a 내지 6c에 의해서 형성된 패턴에 따라 리세스 타입의 게이트를 형성하는 방법을 순서대로 보인 공정순서도7 to 13 are process flow charts sequentially showing a method of forming a recess type gate according to the patterns formed by FIGS. 5A to 5B and 6A to 6C.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
110 : 반도체 기판 118 : 포토 레지스트 패턴110 semiconductor substrate 118 photoresist pattern
122 : 리세스 124 : 게이트 절연막122: recess 124: gate insulating film
126 : 게이트 전극 128 : 게이트 캡핑막126: gate electrode 128: gate capping film
130 : 게이트 스페이서 130: gate spacer
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| KR1020030053363A KR20050014941A (en) | 2003-08-01 | 2003-08-01 | Method for forming recess type Gate for use in semiconductor memory |
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| KR (1) | KR20050014941A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792383B1 (en) * | 2005-08-10 | 2008-01-09 | 주식회사 하이닉스반도체 | Method for forming semiconductor device |
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2003
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