KR20050006244A - 병렬 미드앰블 제거를 위한 방법 및 장치 - Google Patents

병렬 미드앰블 제거를 위한 방법 및 장치 Download PDF

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Abstract

다중경로 채널의 지연 스프레드로부터 기인하는 데이타 필드1과 미드앰블 필드의 제1 W-1 칩의 컨볼루션 테일로부터 미드앰블 간섭을 제거하고, 미드앰블 제거를 수행하며, 데이타 필드2에서의 제1 W-1 칩 미드앰블 스프레드를 제거하기 위한 방법 및 장치가 제공되며, 이들 동작은 실제로 동시에 수행된다. 통상적으로 TDD 버스트인 수신된 버스트가 저장되고, 수신된 버스트 내의 대응부 및 미드앰블 간섭이 제거되며, 그 결과의 버스트가 시스템 시퀀스를 획득하기 위해 복수-사용자 검출기에 인가된다.

Description

병렬 미드앰블 제거를 위한 방법 및 장치{METHOD AND APPARATUS FOR PARALLEL MIDAMBLE CANCELLATION}
도 1에 도시된 바와 같이, 버스트는 (W-1)*Tc의 시간-지연 스프레드를 갖는 다중경로 채널을 통해 수신되며, 여기서 W는 칩의 수를 나타내고, Tc는 칩 지속기간을 나타낸다. 시간(지연)-스프레드 채널은 수신된 버스트에서의 각각의 필드의 컨볼루션 테일(convolution tail)이 인접 필드 상에서 발생되는 칩간 간섭을 초래한다. 예를들어, 데이타 필드2의 제1 W-1 칩 상의 미드앰블 칩간 간섭은 간섭에 대한 해결방안이 고려되지 않는다면 제1 W-1 칩에 대응하는 심볼의 데이타 근사 프로시져(data estimation procedure)의 성능 저하를 초래할 것이다. 이것은 전송 파워 제어(TPC) 명령(업링크(UL)만에서의) 및 이송 포맷 조합 인디케이터(TFPC) 비트가 미드앰블 후에 바로 위치되고 이들이 어떠한 채널 코딩 방식에 의해서도 보호되지 않기 때문에 특히 현실적이며, TDD 버스트의 데이타부에 대한 데이타 근사를 향상시키고 미드앰블 제거 프로시져를 채용함으로써 미드앰블 간섭을 제거하는 것이 바람직하며, 미드앰블 제거 프로시져는 후보 데이타 제거 알고리듬 중의 임의의 것의 성능을 향상시키기 위해 사용될 수 있는 독립형 프로시져(stand-alone procedure)이다.
미드앰블 제거(이후 MDC로도 지칭됨)는 또한 도 1에 도시된 바와 같은 미드앰블 필드의 제1 (W-1)칩 내로의 데이타 필드1의 컨볼루션 테일로부터 미드앰블 간섭을 제거하는데 적용될 수도 있다. 이 테일은 또한 다중경로 채널의 지연 스프레드로부터 기인하며, 데이타 필드1의 데이타 근사 내로의 테일의 포함은 더 많은 관측된 데이타의 결과로 나타나고, 복수-사용자 검출(MUD : multi-user detection)에서의 정확한 블록 토플리츠(Toeplitz) 구조의 AHA 행렬을 가능케 한다.
본 발명은 미드앰블 제거에 관한 것으로, 보다 구체적으로는 수신된 TDD 버스트의 데이타 필드1 및 데이타 필드2 양자에 대한 미드앰블의 병렬 제거를 가능하게 하는 알고리듬을 활용하여 미드앰블 제거를 수행하기 위한 방법 및 장치에 관한 것이다.
도 1은 전송된 버스트, 채널 및 미드앰블 제거의 필요성을 설명하는데 유용한 수신된 버스트를 도시하는 도면이다.
도 2는 미드앰블 제거 블록을 포함하는 기지국(BS)용의 데이타 복조 회로의 블록도이다.
도 3은 도 2에 도시된 BS 회로와 유사한 사용자 장비(UE)용의 데이타 복조 회로의 블록도이다.
도 4는 본 발명의 제거 알고리듬을 이용한 미드앰블 제거를 위한 회로를 도시하는 블록도이다.
도 5는 미드앰블 제거 엔진의 간략화된 블록도이다.
도 6은 도 5의 처리 구성요소 중의 하나를 더욱 상세하게 도시하는 블록도이다.
도 7은 미드앰블 제거 블록이 시스템의 다른 회로와 어떻게 인터페이스하는지를 나타내는 블록도이다.
도 8은 데이타 필드의 미드앰블 처리의 시퀀스가 조합되는 방식의 그래픽 표현도이다.
도 9는 본 발명의 원리를 구현한 미드앰블 제거 장치의 블록도이다.
도 10은 처리 구성요소 계산을 설명하는데 유용한 예시도이다.
도 11은 처리 브레이크다운(breakdown)이 어떻게 관리될 수 있는지를 설명하는데 유용한 예시도이다.
도 12는 버스트 타입2의 미드앰블 시프트가 수행되는 방식을 설명하는데 유용한 예시도이다.
도 13은 미드앰블 제거 처리 시간라인을 나타내는 간략화된 도면이다
도 14는 미드앰블 프로세스의 간략화된 흐름도이다.
도 15 및 도 16은 각각 프리로드(preload) 및 프로세서 상태 전이 다이아그램을 도시하는 도면이다.
도 17은 처리 구성요소 상태 전이 다이아그램을 도시하는 도면이다.
도 18은 미드앰블 시프트 상태 전이 다이아그램을 도시하는 도면이다.
도 19는 미드앰블 데이타 패커(midamble data packer) 상태 전이 다이아그램을 도시하는 도면이다.
도 20은 데이타 출력 상태 전이 다이아그램을 도시하는 도면이다.
미드앰블 제거는 다음으로부터 미드앰블의 효과를 제거하기 위해 사용된다:
미드앰블 필드의 제1 W-1 칩, 이것은 미드앰블 필드 내로 돌출하는 제1 데이타 필드의 컨볼루션 테일의 더욱 우수한 모델링을 가능하게 하고, 추가로 AHA 행렬이 정확하게 블록 토플리츠가 되게 함, 및 데이타 필드2의 제1 W-1 칩. 처리 시간뿐만 아니라 필요 하드웨어를 현저하게 감소시키는 미드앰블 간섭의 계산을 위한 기술이 제공된다. 본 발명은 동일 구성요소에 동일 도면부호가 부여되어 있는 첨부 도면으로부터 이해될 것이다.
도 2는 기지국(BS)에서 채용된 TDD 버스트의 복조를 위한 데이타 복조 회로(10)를 도시하는 블록도이다. 회로(10)는 버스트의 미드앰블 부분을 수신하는 스타이너(steiner) 채널 근사기(12)를 포함한다. 미드앰블 제거 회로(14)는 데이타부, 미드앰블 및 보호 구간(suard interval)을 포함하는 TDD 버스트를 수신한다. 채널 근사기(12)의 출력은 사전 처리 및 미드앰블 검출 회로(16)에 인가되며, 회로(16)는 미드앰블 제거 회로(14)에 인가되는 채널 응답을 라인 "16a"에서 전개하고, 마찬가지로 미드앰블 제거 회로(14)에 인가되는 미드앰블 시프트 번호를 라인 "16b"에서 전개한다.
라인 "16b"에서의 미드앰블 시프트 번호는 또한 채널화 코드를 결정하기 위한 코드 결정 회로(18)에도 인가되며, 이 채널화 코드는 라인 "18a"에서 복수-사용자 검출기(MUD)(20)에 인가된다. 미드앰블 제거 회로(14)는 라인 "14a"를 통해 복수-사용자 회로(20)에 인가되는 미드앰블 제거된 버스트를 생성하기 위해 전술된 입력을 사용한다.
명백하게 알 수 있는 바와 같이, 미드앰블 제거는 MUD 처리 전에 실시된다. 미드앰블 제거 프로시져는 우선 각각 미드앰블 필드에 수신된 미드앰블의 제1 W-1 칩과 데이타 필드2 내로 확산된 미드앰블의 제1 W-1 칩의 근사치를 구성한다. 수신된 미드앰블 근사치는 채널 근사를 획득하기 위해 공지된 알고리듬을 이용하는 채널 근사기(12)에 의해 제공된 채널 응답과, 미드앰블 시프트 번호를 구하기 위해 마찬가지로 공지된 알고리듬을 사용하는 미드앰블 검출 블록(16)으로부터 획득된 미드앰블 시프트 번호에 기초하여 구해지며, 미드앰블 시프트 번호는 그리고나서 공지된 알고리듬을 채용하는 코드 결정 회로(18)에 의해 채널화 코드를 구하기 위해 사용된다.
수신된 버스트는 예를들어 도 2의 미드앰블 제거 회로(14)에 의해 수행된 도 4의 알고리듬(30)과 협조하는 버퍼(32)에 저장된다. 수신된 버스트에서의 대응부로부터의 미드앰블 간섭이 제거된다. 그 결과의 버스트는 도 2에 도시된 MUD(20)에 제공된다. 미드앰블 제거를 위해 채용된 개념은 검출 회로(16)로부터 구해진 채널 응답과 획득된 미드앰블 시프트 번호에 따른 미드앰블 간섭의 근사이며, 그 결과 근사된 간섭은 수신된 버스트로부터의 유효 미드앰블 간섭을 제거하기 위해사용된다.
미드앰블 제거는 수신된 오버-샘플드 시퀀스(the received over-sampled sequence)의 우수 및 기수 샘플에 별도로 적용된다.
도 3은 사용자 장비(UE)에 의해 채용된 데이타 복조 회로(11)를 도시하며, 여기서 미드앰블 제거 블록을 포함한 도2와 도3 사이에서의 동일 구성요소는 동일 도면부호에 의해 나타내져 있으나, 제거 회로(14)의 출력이 검출 회로(18)에 접속되고 블라인드 코드 검출 회로(18)가 채널화 코드외에도 검출된 미드앰블 시프트(18b)를 MUD(20)에 제공한다는 점에서 도 2와 상이하다.
본 발명의 제거 회로에 채용된 데이타는 다음의 것을 포함하며, 그 데이타 입력은 양 데이타부(both data parts), 미드앰블 및 보호 주기를 포함한로 나타내진 수신된 데이타 버스트를 포함한다:
- 유형 : 복소수값의 벡터
- 길이 : 2560개 칩
- 범위 : 제한없음
Km세트의 복소수 채널 계수들:
- 유형 : 복소수값의 벡터
- 길이 : Km×W
- 범위 : 제한없음
Km은 사전 처리 및 미드앰블 검출 블록(16)(도 2 참조)에서의 미드앰블 검출 알고리듬에 의해 검출된 상이한 미드앰블의 수이다. W는 각각의 채널 응답의 길이이다.
Km 미드앰블 시프트 번호: 각각의 번호는 대응 미드앰블 코드를 생성하기 위해 사용된다.
- 유형 : 복소수값의 벡터
- 길이 : 1 × Km
- 범위 : 1 내지 Km
제거 회로(14)의 일부분을 형성하는 마이크로프로세서(도시되지 않음)는 채널 임펄스 응답과 미드앰블 시프트(미드앰블 코드와 등가의)간의 관련을 제공하며, 이 관련은 어느 채널 응답이 어느 미드앰블 시프트(코드)에 속하는지를 나타내준다.
데이타 출력은 다음을 포함한다:
미드앰블 제거된 데이타 버스트:
- 유형 : 복소수값의 벡터
- 길이 : 2560 칩
- 범위 : 제한없음
알고리듬의 파라미터는 다음과 같다:
최대 미드앰블 시프트 K
각각의 미드앰블 코드의 길이 L
사용시의 버스트 유형
버스트 유형 및 최대 미드앰블 시프트 K에 좌우되는 채널 응답의 길이 W, 여기서 W=28, 32, 57, 64 또는 114.
다음의 표 1은 전술한 파라미터의 값을 나타낸다.
파라미터 설명 버스트 유형1, 장길이 버스트 유형1, 정상길이 버스트 유형1, 단길이 버스트 유형2, 정상길이 버스트 유형2, 단길이
K 최대 미드앰블 시프트 4 8 16 3 6
W 칩에서의 각각의 채널 응답의 길이 114 57 28 또는 29 64 32
L 각각의 미드앰블 코드의 길이 512 512 512 256 256
도 4는 미드앰블 제거 알고리듬을 도시한다. 수신된 데이타 버스트는 버퍼 메모리(32)에 저장되어, 양 데이타 필드1 및 데이타 필드2에 대한 데이타 근사에 관한 미드앰블 간섭 효과가 제거될 수 있다. 동일 시간 슬롯에서의 길이 L의 활성 미드앰블 코드는 도면부호 "34"에서 인가된 입력 검출된 미드앰블 시프트 번호에 따라 구해진다. 그리고나서, 2개의 수신된 미드앰블 간섭 시퀀스가 채널 응답 및 활성 미드앰블 코드의 Km 관련 쌍에 기초하여 도면부호 "36" 및 "38"에서 구체화된다. 제1 미드앰블 간섭은 미드앰블 필드에서 수신된 제1 W-1 칩 미드앰블에 대응하며, 이 칩 미드앰블은 도 1에서 이미 나타낸 바와 같이 미드앰블 필드로 돌출하는 데이타 필드1의 컨볼루션 테일과 간섭한다. 도면부호 "36a"에서 나타나는 W-1길이의 수신된 (W-1 칩) 미드앰블 시퀀스는 다음과 같이 대응 미드앰블 코드와 각각의 채널 응답을 컨볼루션함에 의해 모델링될 수 있다:
, 제1 W-1 샘플을 취하면,
, n=0,1,2...W-2에 대해
여기서,는 미드앰블 시프트 k와 관련된 미드앰블의 i번째 구성요소를 나타낸다.이라는 점에 유의하기 바란다.은 컨볼루션 연산자를 나타낸다. 즉, 수신된 미드앰블 시퀀스는 활성 미드앰블 코드와 채널 응답간의 Km 컨볼루션의 중첩이다. 수학식 1은 다음과 같이 행렬 형태로 다시 표현될 수 있다:
여기서,는 행 채널 응답 벡터와의 치환을 나타낸다. 행렬은 상기 수학식의 LHS에서의 Km 미드앰블 모두에 대한 일부 미드앰블 구성요소로 구성되며, 크기가 (W-1)WㆍKm이다. LHS는 i 번째 행이 수신된 미드앰블의 i 번째 칩의 시간 인스턴스에서 평가된 동일한 Km 컨볼루션의 합을 나타낸다는 것을 의미한다. 미드앰블 행렬에서의 각각의 행의 k 번째 파티션은 미드앰블 간섭에 기여하는의 그 부분으로 구성된다. 또한,는 KmWx1의 크기이며, 조인트 채널 근사치를 나타낸다.
두 번째로 수신된 미드앰블 간섭은 데이타 필드2 내로의 수신된 미드앰블 테일의 제1 W-1 칩에 대응하며, 그 테일은 채널의 지연 스프레드에 기인하고, 두 번째로 수신된 미드앰블 간섭은 수신된 데이타 필드2의 W-1 칩을 붕괴시킨다(도 1을 참조).
미드앰블 간섭을 구체화하기 위한 프로시져는 앞에서 나타낸 데이타 필드1에 대한 프로시져와 유사하다. 그러나, 이 경우에서, 미드앰블 필드의 컨볼루션 테일은 데이타 필드2 내로 확산한다. 데이타 필드2의 제1 W-1 칩 상의 미드앰블 간섭은 다음과 같은 행렬 형태로 모델링될 수 있다.
2개의 미드앰블 간섭 시퀀스를 각각 수학식 2 및 수학식 3에 의해 모델링한 후, 수학식 2는 도면부호 "40"에서 수신 저장 데이타 버스트에서의 미드앰블 필드의 제1 W-1 칩으로부터 제거되며, 여기서 잡음의 존재시 제1 W-1 칩의 각각은 도 1에 도시된 바와 같은 데이타 필드1의 컨볼루션 테일 및 대응 미드앰블 칩으로 구성된다. 다음으로, 데이타 필드2 상의 미드앰블 간섭 효과가에서의 데이타 필드2의 제1 W-1 칩으로부터 수학식 3을 감산함으로써 도면부호 "42"에서 제거된다. 그 결과의 데이타 버스트는 데이타 근사가 미드앰블 간섭에 의해 영향을 받지 않는 버스트인 것으로써 간주된다.
도면부호 "42a"에서의 출력이 도면부호 "18a"에서의 출력과 함께 MUD(20)(도 2 참조)에 인가되어 출력(20a)에서 나타나는 근사된 심볼 시퀀스를 구한다.
본 발명의 기술의 성능은 채널 근사 및 미드앰블 검출 알고리듬의 정확성에 좌우된다. 채널 응답을 완벽히 알고 있다면, 그 시행 결과는 결과로 나타나는 신호대 잡음비에서 0.1dB 미만의 저하로 나타나야만 한다.
미드앰블 제거 처리(도 3의 회로(14))가 데이타 복조(MUD 회로(20)를 이용한) 전에 완료되기 때문에, 미드앰블 제거의 처리 시간은 MUD 관련 레이턴시에 직접적으로 영향을 준다. 전송 파워 제어(TPC) 레이턴시 및 특히 행 TPC 비트를 추출함에 있어서의 레이턴시를 고려하면, 미드앰블 제거 처리의 레이턴시는 80≒0.03 시간 슬롯 미만이어야만 한다.
처리 구성요소(PE) 가산기는 도 5에서의 "승산기"(108)에 의해 나타낸 바와 같은 미드앰블과 채널 응답의 "증배(multiplication)"를 수행한다. 각각의 PE는 각각의 제거 벡터를 위한 저장 레지스터(즉, 누산기)(104, 106)가 제공된다. 멀티플렉서(110)는 본 명세서에서 더욱 전체적으로 설명되는 바와 같이 적합한 미드앰블 출력 제거를 선택한다.
다음은 시스템 설계에 대한 하이 레벨의 설명이 후속한다. 도 7은 미드앰블 제거 블록(72)이 시스템(70)의 다른 성분과 어떻게 인터페이스하는지를 예시한다. 처리 동안, 미드앰블 제거 블록(72)은 다른 처리로부터의 경쟁없이 채널 근사치 RAM(74, 76)에 대한 전체적인 액세스를 갖는다. 채널 근사치는 2개의 RAM(74, 76) 내로 분할되는 실수 및 허수 성분을 갖는 16-비트 복소수값으로 구성된다.
미드앰블 서버(78)는 미드앰블 번호 및 미드앰블 시프트에 기초한 16-비트 미드앰블 시퀀스를 제공한다. 각각의 시퀀스는 16개의 1-비트 값에 대응한다.
채널 근사(CHEST)(80)는 미드앰블 제거의 기능성을 제어하는 구성 파라미터를 제공한다. 또한, CHEST는 미드앰블 제거 처리를 개시하는 제어 신호를 제공한다.
연산된 간섭 시퀀스는 2쌍의 RAM(82∼84, 86∼88)에 저장된다. 각각의 쌍은 실수 성분(82, 86) 및 허수 성분(84, 88)으로 구성된다. 한 쌍은 데이타 필드1 간섭 결과치에 대한 것이고, 다른 한 쌍은 데이타 필드2 간섭 결과치에 대한 것이다.
앞에서 설명된 수학식 2 및 수학식 3으로부터, 처리가 대형 행렬 증배로 구성된다는 것을 알 수 있다. 좌측 행렬의 크기는 (W-1) x W*Km 이다. 우측 벡터의 크기는 W*Km x 1이다. 승산의 총수는 (W-1)*W*Km 이다. 각각의 미드앰블 샘플의 크기가 1비트이기 때문에, 승산기의 실시는 간략화되어 멀티플렉서에 의해 실시될 수 있다.
표 1에 기초하여, 최악의 경우의 승산기의 수는 W≒57 및 Km=8일때 발생하며, 총 25,536개의 승산의 결과로 나타난다. 이들 승산을 순차적으로 수행하는 것은 클럭 사이클의 총수가 승산기의 수와 동일하기 때문에 받아들여질 수 없다. 그 대신, 각각의 행에 처리 구성요소(PE)를 지정함으로써 복수의 행에 대해 병렬로 증배를 수행할 필요가 있다. 각각의 행에 대한 PE는 승산 및 누산 함수를 사용하여 편리하게 실시될 수 있다. 총처리 시간은 그러므로 (W-1)*W*Km/NPE 가 될 것이며, 여기서 NPE는 PE의 수이다.
처리 시간에서의 가장 큰 절감은 NPE=행의 수=(W-1)일 때에 달성된다. 이 경우에서 최악의 경우의 처리 시간은 W*Km이다. 이것은 W=29이고 Km=16일 때 발생하며, 464개의 사이클의 결과로 나타난다. 처리 시간 조건이 허용한다면, PE의 수는 행의 총수 미만으로 될 수 있다. PE는 처리 시간의 일부분에 대해서는 행의 세트에 할당되고, 전체적인 처리의 다음 일부분에 대해서는 상이한 세트의 행에 할당될 수 있다.
전술된 접근방식은 수학식 2 및 수학식 3의 각각이 별도로 처리되고, 하드웨어가 수학식의 각각에 대해 중복될 필요가 있을 것으로 간주한다. 수학식 2 및 수학식 3으로부터, 제1 피승수 행렬(first multiplicand matrix)이 상삼각 행렬(upper-triangular)인 반면, 제2 행렬은 하삼각 행렬이라는 것을 알 수 있다. 둘간의 중복이 없기 때문에 2개의 행렬을 단일 행렬로 조합할 수 있다. 이것에 의해 2개의 수학식의 처리가 하나의 하드웨어 프로세스로 조합될 수 있다. 도 8은 조합된 처리의 그래픽적 표현을 나타내는 도면이다.
가산 하드웨어는 각각의 PE에 1개 대신에 2개의 누산기와, 관련된 제어 로직으로 구성된다. 각각의 PE가 승산을 수행하고, 소정의 행에 걸쳐 순차적으로 누산한다는 점에 유의하기 바란다. 따라서, 임의의 소정 클럭 사이클 동안, 2개의 누산기 중의 하나만이 작동될 것이고, 상삼각 행렬 승산 또는 하삼각 행렬 승산 중의 하나에 대한 결과치를 누산할 것이다. 행의 완료에 즈음하여, 양 누산기는 행렬 승산의 양자에 대한 결과치를 갖는다.
이 기능을 실시하기 위해 요구된 하드웨어의 양은 처리에 이용 가능한 시간의 양과 컴퓨터처리를 위해 사용된 비트 폭에 직접적으로 관련된다. 처리 시간 및 비트 폭 조건이 고정될 필요가 없기 때문에, 본 발명에서의 설계는 파라미터화되도록 선택되었다.
파라미터화(parameterization)는 2개의 상이한 특징으로 발생한다. 먼저,비트 폭이 파라미터화되어 설계의 용이한 조정을 허용한다. 두 번째로, 병렬로 사용된 하드웨어의 양 또한 파라미터이다. 설계는 PE로써 지칭된 기본 처리 구성요소에 기초된다. 요구된 PE의 수는 설계가 어느 정도나 병렬이 되어야할 필요가 있는지에 좌우된다. 따라서, 설계에서의 PE의 수는 파라미터화된다.
수학식 2 및 수학식 3으로부터, 행렬에서의 i+1 열은 1 행만큼 하향 시프트된 i 열과 동일하다는 것을 알 수 있다. 이것은 시프트 레지스터(94)(도 9를 참조)를 사용하는 간단한 아키텍쳐가 PE 내로의 미드앰블 데이타의 흐름을 제어할 수 있게 한다. 도 9는 미드앰블 제거 설계의 블록도이다.
도 9에서, 상위 시프트 레지스터(92)와 하위 시프트 레지스터(94)의 2개의 시프트 레지스터가 존재한다. 하위 시프트 레지스터(94)는 미드앰블 데이타를 처리 구성요소 PE의 각각에 제공한다. 상위 시프트 레지스터는 하위 레지스터(94) 내로 시프트될 데이타를 제공한다. 타이밍 및 제어는 제어 회로(102)에 의해 수행된다.
처리의 개시시에, 하위 레지스터(94)는 데이타 필드1 계산에 요구된 데이타의 전부를 포함한다(하삼각 행렬-도8 참조). 상위 레지스터는 데이타 필드2 계산을 위한 데이타를 점차적으로 제공한다(하삼각 행렬). 처리의 완료시, 하위 시프트 레지스터(94)는 데이타 필드2에 대해 요구된 데이타의 전부를 포함한다.
상위 시프트 레지스터(92)의 크기는 16 비트로 고정된다. 하위 시프트 레지스터(94)의 크기는 PE의 수와 동일하며, 따라서 파라미터화된다. 파라미터는 16-비트의 승산을 감당할 수 있다. 시프트 레지스터의 각각의 단계는 각각 감산과 가산 연산을 제어하는 하나의 2진 비트(0 또는 1)를 포함한다.
각각의 시프트 레지스터는 처리가 파이프라인화되도록 하는 대기행렬(queue) 레지스터 R의 세트를 갖는다. 대기행렬 레지스터 R은 다음 활성 미드앰블 시프트로부터의 데이타를 가지고 RAM(96)에 의해 로드되는 반면, PE는 현재의 미드앰블 시프트로부터의 작업 시프트 레지스터(94)에 저장된 데이타를 처리한다.
미드앰블 RAM(96)으로부터 검색된 데이타는 시프트 레지스터(92, 94)에 저장되기 전에 16-비트 워드로 패킹된다는 점에 유의하기 바란다.
전술된 바와 같이, 도 5는 미드앰블 제거 설계에서의 PE의 간략화된 하이레벨 다이아그램이다. 2개의 누산기(104, 106)가 존재하지만, 일부 하드웨어가 2개의 프로세스간에 공유된다는 점에 유의하기 바란다. PE는 채널 응답 벡터를 도면부호 "108"에서 미드앰블 행으로 승산한다. 출력 셀렉터는 멀티플렉서(110)가 누산기(104, 106) 중의 하나의 내용을 선택하도록 제어한다.
채널 근사치 및 미드앰블 비트 모두가 복소수값 샘플이기 때문에, PE는 복소수 대수연산을 수행할 필요가 있다. 그러나, 미드앰블 값이 단일 비트로 구성되기 때문에, 완전한 멀티플렉서가 요구되지는 않는다.
3GPP TS 25.221에 따라: 모든 i=1,...,P에 대해,.
따라서, 미드앰블 샘플은 4가지 가능한 값 중의 하나를 나타낸다:
1 + 0j
0 + 1j
-1 + 0j
0 - 1j
채널 근사치는 복수-비트 복소수값 A+Bj 으로 구성된다.
따러서, 채널 응답을 미드앰블 샘플로 승산하는 것은 다음의 4가지 가능한 출력 중의 하나가 된다:
(A+Bj)(1+0j) = A+Bj
(A+Bj)(0+1j) = -B+Aj
(A+Bj)(-1+0j) = -A-Bj
(A+Bj)(0-1j) = B-Aj
이것으로부터, 도 6에 도시된 바와 같이 한 쌍의 멀티플렉서(120, 122)와 한 쌍의 가산기/감산기(124, 126)를 가지고 증배가 실시될 수 있다. 도면부호 "128"에서의 미드앰블 비트 값 mi는 입력의 기호를 제어한다(즉, 샘플이 가산되는지 감산되는지의 여부). 도면부호 "130"에서의 2-비트 위상은 입력이 어떻게 PE 내로 다중화되는지를 제어한다. PE는 도면부호 "132"에서 초기화되어, 각각이 도 4에서 도면부호 "36" 및 "38"에서 도시된 바와 같이 간섭값의 각각에 대해 도면부호 "134a" 및 "134b"에서의 실수부 "실수1" 및 "실수2"와 도면부호 "136a" 및 "136b"에서의 허수부 "허수1" 및 "허수2"를 누적하는 누산기(134)에 멀티플렉서(131)를 통해 제로를 로딩한다. 멀티플렉서(138, 140)는 각각 실수1, 실수2 및 허수1, 허수2 값 중의 하나를 선택한다. 멀티플렉서(138, 140)의 출력에서의 각각의 값은 다음 가산/감산 연산을 위해 가산기(124) 및 감산기(126)에 리턴된다.
도 10은 행렬 다중화 프로세스를 그래픽적으로 도시하고 있으며, 미드앰블 제거 설계에서의 처리 구성요소의 역활을 예시하고 있다. 각각의 PE는 소정 행에 할당된다. 각각의 행은 상기의 수학식들의 상삼각 및 하삼각 부분 모두로부터의 데이타를 포함한다는 점에 유의하기 바란다. 따라서, 각각의 PE의 누산기는 각각 각각의 행에 대한 처리 사이클의 완료시에 데이타 필드1 및 데이타 필드2 간섭값을 포함한다.
도 8의 고려사항으로부터, 상위 행렬 U의 제1 행에 대한 PE가 최좌측 열과 관련된 미드앰블에 그 PE에서의 출력을 제공하지 않는 반면, 하위 행렬 L의 제1 행의 최좌측 열에는 그 PE에서의 출력을 제공한다는 것을 알 수 있다. 제1 행에 할당된 PE는 하위 행렬 L에 대한 잔여 열의 전부에 출력을 제공하고, 상위 행렬 U에는 출력을 제공하지 않는다.
최종 행에서 행렬 L에 대한 출력이 존재하지 않고 최종 행의 모든 열이 행렬 U에 대한 출력을 산출할 때까지, 각각의 행에 대한 하나 이상의 열 위치가 행렬 U에 대한 출력을 산출하고 하나 미만의 열 위치가 행렬 L에 대한 출력을 산출하는 패턴이 각각의 후속 행에 대해 반복된다.
MDC의 소정 실시를 위해, PE의 수는 요구된 계산의 수보다 적을 수도 있을 것이다. 이 경우, 행의 총수는 크기가 PE의 수와 동일한 섹션으로 분할된다. 이것은 도 13에 예시되어 있다. 처리 단계의 완료시, 출력 데이타는 다음 처리 단계가 개시하기 전에 기록되어야만 한다. 처리 단계는 모든 데이타가 처리될 때까지 반복된다. 최종 처리 단계가 PE의 총수보다 적게 이용할 수도 있을 것이라는 점에유의하기 바란다.
표 2는 소정 미드앰블 시프트를 위해 수학식 2와 수학식 3을 조합하여 얻어진 조합된 미드앰블 행렬을 도시한다.
소정 미드앰블 시프트를 위해 요구된 미드앰블 구성요소의 총수가 0 내지 W-2와 L-(W-1) 내지 L-1로 구성된다. 미드앰블이 반복성이기 때문에, L-1과 0는 연속의 것이라는 점에 유의하기 바란다. 따라서, 요구된 총구성요소는 L-(W-1) 내지 W-2까지의 연속적인 리스트로 구성된다. 총행의 서브세트가 제한된 수의 PE로 처리될 때, 개시 및 종료 포인트만이 변경되기 때문에, 요구된 구성요소의 리스트는 연속성을 유지한다. 따라서, 미드앰블 샘플을 검색하는 것은 개시 포인트를 확정하고 요구된 데이타가 검색될 때까지 데이타를 순차적으로 검색함으로써 간략화될 수 있다. 이것은 미드앰블 패커 제어 로직(midamble packer control logic)을 간략화시킨다.
실제로, 미드앰블 제거는 종료 포인트를 확정하고, 샘플을 역순으로 검색한다. 이것은 하삼각 행렬이 먼저 처리되지 때문이다.
앞에서 나열된 인덱스는 모두 특정 미드앰블 시프트에 대한 기본 미드앰블 오프셋에 관련된다는 점에 유의하기 바란다. 절대 미드앰블 인덱스(absolute midamble indices)는 아래에서 설명된다.
도 12는 미드앰블 제거가 버스트 유형2에 대한 미드앰블 샘플을 어떻게 계산하는지에 관한 예를 도시하고 있다. 전술된 바와 같이, MDC는 처리의 개시시에 미드앰블 서버로부터 전체적인 기본 미드앰블 시퀀스(길이 P의)를 요청하고, 이것을 로컬 RAM에 저장한다. 특정 사용자의 미드앰블은 기본 미드앰블의 주기적으로 시프트된 버젼의 L개의 샘플로 구성된다.
MDC는 시프트된 미드앰블 시퀀스를 미드앰블 RAM을 원형 형태(circular fashion)로 어드레스함으로써 생성한다. 개시 포인트는 미드앰블 시프트 번호에 기초한다.
표 3은 기본 미드앰블을 기초로 초기 미드앰블 오프셋을 어떻게 생성할지를 정의하는 2개의 상이한 버젼의 제3 세대(3G) 스페시피케이션으로부터의 수학식을 나열한다. 양 버젼이 참고로 도시되어 있으며, 설계의 Spin1에 대해 어떤 버젼이 사용되는지에 좌우된다. 표 4 및 표 5는 각각 긴 미드앰블과 짧은 미드앰블 모두에 대한 대응 수학식으로부터 계산된 초기 오프셋값을 나열한다.
긴 미드앰블에 대한 초기 미드앰블 오프셋, 가정 : K'=8, K=16, W=57, P=456, L=512
k v3.3.0 v4.1.0
1 399 399
2 342 342
3 285 285
4 228 228
5 171 171
6 114 114
7 57 57
8 0 0
9 427 370
10 370 313
11 313 256
12 256 199
13 199 142
14 142 85
15 85 28
16 28 427
짧은 미드앰블에 대한 초기 미드앰블 오프셋, 가정 : K'=3, K=6, W=64, P=192, L=256
k v3.3.0 v4.1.0
1 128 128
2 64 64
3 0 0
4 160 96
5 96 32
6 32 160
도 13은 블록도에 대응하는 처리 시간라인을 예시한다.
단계1 : 스타이너 처리의 개시시에, CHEST는 미드앰블 제거 프리로드 프로세스를 시작한다. 이 프로세스 동안, 미드앰블 제거는 미드앰블 서버로부터 전체적인 기본 미드앰블 시퀀스를 요청하고, 이것을 로컬 RAM에 저장한다.
단계 2 : 사전 처리가 완료된 후, CHEST는 미드앰블 제거 메인 처리를 시작한다. 이 프로세스 동안, 미드앰블 제거는 각각의 활성 미드앰블 시프트에 대한 미드앰블 샘플 및 채널 응답을 검색한다.
단계 3 : 처리의 완료시, 각각의 PE는 데이타가 가득 찬 2개의 누산기를 갖게 된다. 각각의 PE로부터의 제1 누산기(데이타 필드1 결과치에 대응하는)는 순차적으로 다중화되고, RAM(도 7의 RAM(82, 84)를 참조)에 저장된다. 다음에, 각각의 처리 구성요소로부터의 제2 누산기(데이타 필드2 결과치)는 선차적으로 다중화되어 저장된다(RAM(86, 88)).
단계 4 및 단계 5 : 처리 구성요소의 수가 W-1 미만이면, 요구된 처리의 전부가 완료될 때까지 단계 2 및 단계 3이 반복된다.
다음은 미드앰블 제거 기능 내에서의 각종 프로세스를 제어하는 처리 흐름 및 유한 상태 머신에 대해 설명한다.
도 14는 미드앰블 제거 기능을 위해 발생하는 처리를 예시한다. 이것은 도 13에서 도시된 처리 시간라인과 유사하지만, 요구된 제어 프로세스를 브레이크 다운한다.
MDC 처리를 개시하는 2개의 제어 신호가 존재한다. 제1 신호는 MDC 프리로드 프로세스를 개시시킨다(S1). 제2 제어 신호는 MDC 메인 처리를 시작한다(S2).
이용 가능한 처리 구성요소(PE)는 각각 행렬 증배의 한 행을 처리하도록 할당된다(S3). PE의 총수가 행 (W-1)의 총수 미만이라면, PE는 제1 세트의 행에 할당될 것이다. 이 세트의 행에 대해 처리가 완료될 때, PE는 다음 세트의 행에 할당될 것이다. 이것은 행의 전부가 처리될 때까지 반복된다.
다음 단계는 활성 미드앰블을 찾기 위해 각각의 미드앰블 시프트를 루프 순환하는 단계이다(S4). 활성 시프트가 발견될 때, 행렬 증배가 지속한다(S5).
증배는 현재 시프트에 대한 전체적인 미드앰블 시퀀스에 대해 지속한다. 이것은 모든 미드앰블 시프트가 처리될 때까지 지속한다. 활성 미드앰블 시프트의 전부가 처리된 후(S6), 데이타가 데이타 필드1 및 데이타 필드2 모두에 대해 이용 가능하게 된다(S7). 데이타는 순차적으로 출력되어 출력 RAM에 기입된다.
전체적인 프로세스는 모든 W-1 행이 처리될 때까지 반복된다(S8).
도 15 내지 도 20에 도시된 상태 머신은 도 14의 흐름도에 도시된 프로세스를 제어한다.
프리로드 상태 머신인 도 15는 미드앰블 서버로부터 현재의 미드앰블 번호를 요청하고, 그 데이타를 로컬 RAM에 저장한다. 처리는 전체적인 시퀀스가 저장될때 완료된다.
프리프로세서인 도 16은 처리될 필요가 있는 활성 미드앰블의 총수를 상향 계수하기 위해 활성 미드앰블 파라미터를 통해 순서대로 배열한다.
처리 구성요소 상태 머신인 도 17은 처리되고 각각의 행에 PE가 할당되는 행의 수의 트랙을 유지한다. 이 상태 머신은 이 미드앰블 제거 행렬의 모든 행이 처리될 때까지 처리를 지속한다.
미드앰블 시프트 상태 머신은 도 18은 각각의 활성 시프트를 처리하기 위해 각각의 미드앰블 시프트를 순서대로 배열한다. 시프트 번호가 증분될 때, 이 상태 머신은 현재 시프트가 활성인지 아닌지의 여부를 체크한다. 미드앰블 시프트가 활성이라면, 데이타 패커 상태 머신은 미드앰블 데이타를 검색하도록 시작된다. 미드앰블 시프트의 전부가 처리된 후, 이 상태 머신은 데이타 출력 상태 머신을 개시시킨다.
미드앰블 데이타 패커 상태 머신인 도 19는 로컬 RAM으로부터 미드앰블 데이타를 검색하고 그것을 16-비트 워드로 패킹하는 책임을 담당한다. RAM으로부터 데이타가 검색되는 순서는 현재의 미드앰블 시프트에 기초한다.
데이타 출력 상태 머신인 도 20은 미드앰블 제거 출력 데이타를 RAM에 순차적으로 기입할 책임을 담당한다. 데이타 필드1 결과치의 전부가 제일 먼저 기입된다. 데이타 필드2 결과치는 그 다음에 기입된다.
내부 비트 폭은 다음의 최대 파라미터를 도모하기 위해 선택된다:
- PE의 최대의 수 = 64
- 최대 W = 114
각종 파라미터에 대한 처리 시간의 표
NPE K=4, W=114 K=8, W=57 K=16, W=29 K=3, W=64 K=6, W=32
16 4427 2221 1135 1013 511
32 2380 1181 610 578 295
48 1887 1205 610 581 295
64 1397 715 610 365 295
표 6은 소정 파라미터에 대한 미드앰블 제거를 수행하기 위해 요구된 클럭 사이클의 수를 나열한다. 이 측정치는 미드앰블 서버로부터의 미드앰블 프리로드를 제외하고는 처리의 개시시부터 취해진다.
본 발명에 따른 미드앰블 간섭의 계산을 위한 기술은 처리 시간뿐만 아니라 필요 하드웨어를 현저하게 감소시킬 수 있다.

Claims (32)

  1. 수신된 버스트의 대응부로부터 미드앰블 간섭의 효과를 제거하기 위한 TDD 버스트에서의 병렬 미드앰블 제거를 위한 방법에 있어서,
    a) 수신된 버스트를 수신 및 저장하는 단계와;
    b) 수신된 버스트의 미드앰블 부분으로부터 채널 근사를 결정하는 단계와;
    c) 미드앰블 시프트 번호에서 채널 응답을 획득하기 위해 채널 근사를 이용하는 단계와;
    d) 데이타부, 미드앰블 및 보호 구간을 포함하는 수신된 버스트 상의 미드앰블 간섭의 효과를 제거하기 위해 채널 응답, 미드앰블 시프트 번호 및 수신된 버스트를 이용하는 단계를 포함하며, 이에 의해 데이타 필드1, 미드앰블 및 데이타 필드2로 구성된 수신된 버스트 상의 미드앰블 간섭이 데이타 버스트로부터 제거되는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  2. 제1항에 있어서, 제거 프로시져는 미드앰블 필드 내로 돌출하는 데이타 필드1의 컨볼루션된 테일 상의 미드앰블 간섭과, 데이타 필드2의 제1 W-1 칩 상의 미드앰블 간섭을 구체화하기 위해 채널 응답 및 미드앰블 시프트를 이용하는 단계를 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  3. 제2항에 있어서, 단계 d)에서 획득된 미드앰블 간섭은 단계 a)의 수행 동안에 일시적으로 저장되는 수신된 데이타 버스트로부터 연속적으로 감산되는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  4. 병렬 미드앰블 제거를 위한 방법에 있어서,
    적어도 데이타부와 미드앰블을 포함하는 버스트를 저장하는 단계와;
    미드앰블 필드에 돌출하는 데이타부 중의 제1 데이타부의 컨볼루션 테일 상의 미드앰블 간섭을 채널 응답 및 미드앰블 시프트 번호에 응답하여 구체화하는 단계와;
    상기 미드앰블 시프트 번호 및 채널 응답에 응답하여 데이타 필드의 제2 파트의 제1 그룹의 칩 상의 미드앰블 간섭을 구체화하는 단계와;
    중간 결과치를 제공하기 위해 데이타 버스트의 미드앰블 필드의 제1 개수의 칩으로부터 미드앰블 간섭을 감산하는 단계와;
    미드앰블 제거된 데이타 버스트를 제공하기 위해 중간 결과치로부터 데이타 필드의 제2 파트의 제1 소정수의 칩으로부터 미드앰블 간섭을 감산하는 단계를 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  5. 제4항에 있어서, 미드앰블 시프트 번호는 수신된 미드앰블 시프트를 미드앰블 코드로 변환함에 의해 획득되는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  6. 제4항에 있어서, 제1 데이타부의 미드앰블 간섭은 미드앰블 필드로 돌출하는 제1 데이타부의 컨볼루션 테일 상의 미드앰블 간섭을 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  7. 제4항에 있어서, 제2 데이타부의 칩에 관해 구체화된 미드앰블 간섭은 제2 데이타부의 제1 W-1 칩을 포함하며, 여기서 W는 칩의 수인 것을 특징으로 하는 병렬 미드앰블 제거 방법.
  8. 미드앰블 제거를 위한 방법에 있어서,
    a) 입력 스테이지와 출력 스테이지를 갖는 다중-스테이지 시프트 레지스터에 미드앰블을 저장하는 단계와;
    b) 각각이 관련 스테이지의 미드앰블을 채널 응답과 승산하는 관련된 승산기에 레지스터의 각각의 스테이지의 값을 인가하는 단계와;
    c) 각각의 승산기 출력을 실수부와 허수부로 분리하는 단계와;
    d) 실수부와 허수부를 별도로 저장하는 단계를 포함하는 것을 특징으로 하는 미드앰블 제거 방법.
  9. 제8항에 있어서, e) 각각의 증배 연산에 응답하여 다음 스테이지와 관련된 승산기에 각각의 스테이지의 값을 보내기 위해 각각의 스테이지에서의 값을 소정 방향으로 시프트하는 단계와, f) 상기 단계 b) 내지 d)를 반복하는 단계를 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 방법.
  10. 제9항에 있어서, 단계 b) 내지 단계 f)는 입력 스테이지에 초기에 위치된 미드앰블이 소정 스테이지에 도달할 때까지 반복되는 것을 특징으로 하는 미드앰블 제거 방법.
  11. 제8항에 있어서, 실수부 및 허수부는 데이타 버스트의 미드앰블 필드의 소정수의 칩으로부터 감산되는 것을 특징으로 하는 미드앰블 제거 방법.
  12. 제8항에 있어서, 실수부 및 허수부는 데이타 버스트의 데이타 필드의 소정의 수의 칩으로부터 감산되는 것을 특징으로 하는 미드앰블 제거 방법.
  13. 수신된 버스트의 대응부로부터 미드앰블 간섭의 효과를 제거하기 위한 TDD에서의 병렬 미드앰블 제거를 위한 장치에 있어서,
    수신된 버스트를 수신 및 저장하는 수단과;
    수신된 버스트의 미드앰블 부분으로부터 채널 근사를 결정하는 수단과;
    채널 응답 및 미드앰블 시프트 번호를 획득하기 위해 채널 근사를 이용하는 수단과;
    데이타부, 미드앰블 및 보호 구간을 포함하는 수신된 버스트 상의 미드앰블 간섭의 효과를 제거하기 위해 채널 응답, 미드앰블 시프트 번호 및 수신된 버스트에 응답하는 수단을 포함하며, 이에 의해 데이타 필드1, 미드앰블 및 데이타 필드2로 구성된 수신된 버스트 상의 미드앰블 간섭이 데이타 버스트로부터 제거되는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  14. 제13항에 있어서, 제거 프로시져는 미드앰블 필드 내로 돌출하는 데이타 필드1의 컨볼루션된 테일 상의 제1 미드앰블 간섭과, 데이타 필드2의 제1 W-1 칩 상의 제2 미드앰블 간섭을 구체화하기 위해 채널 응답 및 미드앰블 시프트를 이용하는 수단을 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  15. 제14항에 있어서, 상기 제1 및 제2 미드앰블 간섭을 저장된 데이타 버스트로부터 연속적으로 감산하는 수단을 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  16. 병렬 미드앰블 제거를 위한 장치에 있어서,
    적어도 데이타부와 미드앰블을 포함하는 수신된 버스트를 저장하는 수단과;
    미드앰블 필드에 돌출하는 데이타부 중의 제1 데이타부의 컨볼루션 테일 상의 미드앰블 간섭을 채널 응답 및 미드앰블 시프트 번호에 응답하여 구체화하는 수단과;
    상기 미드앰블 시프트 번호 및 채널 응답에 응답하여 데이타 필드의 제2 파트의 제1 그룹의 칩 상의 미드앰블 간섭을 구체화하는 수단과;
    중간 결과치를 제공하기 위해 데이타 버스트의 미드앰블 필드의 제1 소정수의 칩으로부터 미드앰블 간섭을 감산하는 수단과;
    미드앰블 제거된 데이타 버스트를 제공하기 위해 중간 결과치로부터 데이타 필드의 제2 파트의 제1 소정수의 칩으로부터 미드앰블 간섭을 감산하는 수단을 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  17. 제16항에 있어서, 미드앰블 시프트 번호는 수신된 미드앰블 시프트를 미드앰블 코드로 변환하는 수단에 의해 획득되는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  18. 제16항에 있어서, 제1 데이타부의 미드앰블 간섭은 미드앰블 필드로 돌출하는 제1 데이타부의 컨볼루션 테일 상의 미드앰블 간섭을 포함하는 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  19. 제16항에 있어서, 제2 데이타부의 칩에 관해 구체화된 미드앰블 간섭은 제2 데이타부의 제1 W-1 칩을 포함하며, 여기서 W는 칩의 수인 것을 특징으로 하는 병렬 미드앰블 제거 장치.
  20. 미드앰블 제거를 위한 장치에 있어서,
    다중-스테이지 시프트 레지스터에 미드앰블을 전송하는 수단과;
    각각이 관련 스테이지의 미드앰블을 채널 응답과 승산하는 관련된 승산기에레지스터의 각각의 스테이지에서의 값을 인가하는 수단과;
    각각의 승산기 출력을 실수부와 허수부로 분리하는 수단과;
    실수부와 허수부를 별도로 저장하는 수단을 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  21. 제20항에 있어서, 각각의 업스트림 스테이지의 내용을 다음 다운스트림 스테이지와 관련된 승산기에 보내기 위해 각각의 스테이지의 내용을 소정 방향으로 시프트하는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  22. 제21항에 있어서, 각각의 승산기 출력을 누산하는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  23. 제20항에 있어서, 데이타 버스트의 미드앰블 필드의 제1 소정수의 칩으로부터 실수부와 허수부를 감산하는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  24. 제20항에 있어서, 데이타 버스트의 데이타 필드의 소정수의 칩으로부터 실수부와 허수부를 감산하는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  25. 제20항에 있어서, 각각의 승산기는,
    각각 미드앰블 내용이 제1 이진 상태일 때에는 채널 응답을 총값에 가산하고, 미드앰블 내용이 제2 이진 상태일 때에는 채널 응답을 상기 총값으로부터 감산하는 가산기/감산기와;
    가산기/감산기의 출력을 현재의 내용에 가산하여 총값을 제공하는 누산기와;
    다음 가산/감산 연산을 위해 총값을 가산기/감산기에 제공하는 멀티플렉서를 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  26. 제25항에 있어서, 제거 동작의 초기화에 응답하여 누산기를 초기화하는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 제거 장치.
  27. 제1 데이타 필드, 제2 데이타 필드 및 다중-비트 미드앰블로 구성된 수신된 데이타 버스트로부터 미드앰블 간섭을 제거하는 장치에 있어서,
    복수의 처리 구성요소와;
    데이타 버스트로부터 채널 응답 및 미드앰블을 획득하는 수단과;
    각각의 처리 구성요소에 채널 응답을 선택적으로 연결시키는 수단과;
    각각의 처리 구성요소에 상기 미드앰블의 각각의 비트를 연속적으로 연결시키는 수단을 구비하며,
    각각의 처리 구성요소는 각각의 채널 응답을 각각의 미드앰블 비트와 조합하는 수단과;
    각각의 채널 응답에 대한 각각의 처리 구성요소의 출력을 누산하는 제1 및 제2 누산기와;
    상기 누산기 내의 각각의 값을 상기 제1 데이타 필드 및 제2 데이타 필드로부터 각각 제거하는 수단을 포함하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
  28. 제27항에 있어서, 각각의 처리 구성요소의 조합 수단은,
    처리 구성요소에 연결된 미드앰블 비트의 이진 상태에 응답하여, 관련 채널 응답을 상기 가산기/감산기에 제공된 소정값으로부터 각각 가산 또는 감산하는 가산기/감산기와;
    가산기/감산기의 출력을 제1 누산기 및 제2 누산기 중의 하나에 선택적으로 연결하는 멀티플렉서와;
    상기 소정값을 가산기/감산기에 제공하기 위해 누산기 중의 한 누산기의 내용을 선택적으로 공급하는 멀티플렉서를 포함하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
  29. 제28항에 있어서, 제거 연산의 전에 초기 소정값을 제공하기 위해 상기 누산기를 초기화시키는 수단을 추가로 포함하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
  30. 제27항에 있어서, 상기 채널 응답은 실수 성분과 허수 성분으로 구성되며,
    각각의 처리 구성요소의 조합 수단은 채널 응답을 소정값으로부터 각각 가산 또는 감산하는 제1 및 제2 가산기/감산기를 포함하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
  31. 제30항에 있어서, 상기 제1 및 제2 가산기/감산기는 각각 실수 성분과 허수 성분을 누산하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
  32. 제30항에 있어서, 각각의 가산기/감산기는 간섭값을 제1 데이타 필드 및 제2 데이타 필드로부터 각각 제거되도록 선택적으로 처리하는 것을 특징으로 하는 미드앰블 간섭 제거 장치.
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