KR20050005373A - Method For Manufacturing Semiconductor Devices - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극에서의 실리사이드 형성 면적을 확대시킴으로써 게이트 전극의 저항을 저감시키도록 한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device in which the resistance of the gate electrode is reduced by enlarging the silicide formation area in the gate electrode.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 설계룰이 미세화되고, 전기적 인가 속도가 빨라진다. 이에 따라, 트랜지스터의 게이트 전극이 축소되므로 면 저항과 콘택 저항의 증가가 문제시되고 있다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소오스/드레인의 실리콘 기판에 비저항이 낮은 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 상기 게이트 전극의 저항과 상기 소오스/드레인의 콘택 저항이 저감될 수 있었다. 초기에는 상기 게이트 전극에 실리사이드를 형성하는 공정과 상기 소오스/드레인에 실리사이드를 형성하는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 상기 게이트 전극과 상기 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성하는 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되었다.In general, as the integration of semiconductor devices proceeds, design rules become finer and electrical application speed becomes faster. As a result, the gate electrode of the transistor is reduced, which increases the surface resistance and the contact resistance. In order to solve this problem, a technology of forming silicide having a low specific resistance on the gate electrode of the polycrystalline silicon layer and the silicon substrate of the source / drain has been developed. As a result, the resistance of the gate electrode and the contact resistance of the source / drain may be reduced. Initially, the process of forming silicide on the gate electrode and the process of forming silicide on the source / drain were performed as separate processes, but in consideration of the simplification and the cost reduction, the silicide on the gate electrode and the source / drain A Salicide (Salicide: Self Aligned Silicide) process was introduced to form a single process.
상기 살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층한 후 열처리하면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 형성되고 상기 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 상기 실리사이드만 남기기 위해 상기 반응하지 않은 고융점 금속만을 선택적으로 식각하여 제거한다.In the salicide process, when a high melting point metal is laminated on a silicon exposed part and an insulator at the same time, and then heat treated, the silicon part is silicided to form a silicide, and the high melting point metal on the insulator undergoes a silicideation reaction. It does not exist. Therefore, only the unreacted high melting point metal is selectively etched away to leave only the silicide.
상기 살리사이드 공정이 트랜지스터의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대체하게 되었고, 특히, 금속의 전기적 저항 및 실리사이드의 전기적 저항이 양호한 티타늄 실리사이드 공정이 트랜지스터의 제조공정이 유망하게 사용되고 있다.As the salicide process has been applied to the manufacture of transistors, it has replaced the salicide formation process by the conventional chemical vapor deposition process. In particular, the titanium silicide process having a good electrical resistance of metal and silicide has a good quality. The process is promising.
종래에는 도 1에 도시된 바와 같이, P형 실리콘 기판(10)의 필드영역에 아이솔레이션층(11)을 형성시키고, 상기 실리콘 기판(10)의 액티브 영역 상에 트랜지스터의 게이트 산화막(13)을 열산화공정에 의해 성장시킨다. 이어서, 상기 게이트 산화막(13)의 일부분 상에 게이트 전극(15)의 패턴으로 형성시킨다. 그런 다음, 상기 게이트 전극(15)의 표면에 산화막(17)을 형성시키고 나서 상기 게이트 전극(15)의 패턴을 마스크로 이용하여 상기 액티브 영역에 N형 불순물을 저농도로 이온주입시킨다. 이어서, 상기 산화막(17) 상에 캡핑막인 산화막(19), 예를 들어 TEOS 산화막을 적층시킨 후 상기 산화막(19) 상에 스페이서(21)를 위한 절연막, 예를 들어 질화막을 적층시키고 상기 질화막을 에치백공정에 의해 처리함으로써 상기 게이트 전극(15)의 측벽에 질화막의 스페이서(21)를 형성시킨다. 이어서, 상기 게이트 전극(15)과 상기 스페이서(21)를 마스크로 이용하여 N형 불순물을 고농도로 이온주입함으로써 엘디디(LDD: lightly doped drain) 구조의 소오스/드레인(S/D)을 형성시킨다. 이어서, 상기 게이트 전극(15) 및 상기 소오스/드레인(S/D) 상의 산화막(17),(19)을 식각시킴으로써 상기 게이트 전극(15)의 상부면과 상기 소오스/드레인(S/D)의 표면을 노출시킨다. 이후, 상기 게이트 전극(15)의 상부면과 상기 소오스/드레인(S/D)의 표면 상에 실리사이드층(23)을 형성시킨다.1, the isolation layer 11 is formed in the field region of the P-type silicon substrate 10, and the gate oxide layer 13 of the transistor is opened on the active region of the silicon substrate 10. It grows by an oxidation process. Subsequently, a pattern of the gate electrode 15 is formed on a portion of the gate oxide film 13. Then, an oxide film 17 is formed on the surface of the gate electrode 15, and then ion implantation is performed at low concentration in the active region using the pattern of the gate electrode 15 as a mask. Subsequently, an oxide film 19, for example, a TEOS oxide film, which is a capping film is laminated on the oxide film 17, and then an insulating film, for example, a nitride film for the spacer 21 is laminated on the oxide film 19, and the nitride film Is processed by an etch back process to form a spacer 21 of a nitride film on the sidewall of the gate electrode 15. Subsequently, a source / drain (S / D) having a lightly doped drain (LDD) structure is formed by ion implanting N-type impurities at a high concentration using the gate electrode 15 and the spacer 21 as a mask. . Subsequently, the oxide layers 17 and 19 on the gate electrode 15 and the source / drain S / D are etched to form an upper surface of the gate electrode 15 and the source / drain S / D. Expose the surface. Thereafter, the silicide layer 23 is formed on the top surface of the gate electrode 15 and the surface of the source / drain S / D.
그런데, 종래에는 건식 식각공정 및 습식 식각공정을 이용하여 상기 게이트 전극(15)의 상부면만을 노출시킨 상태에서 실리사이드층의 형성 공정을 진행하기 때문에 상기 실리사이드층(25)이 상기 게이트 전극(15)의 상부면에만 형성되고 상기 게이트 전극(15)의 상부면을 제외한 측면에는 실리사이드층이 전혀 형성되지 않는다.However, in the related art, the silicide layer 25 is formed using the dry etching process and the wet etching process so that the silicide layer 25 may be formed while only the top surface of the gate electrode 15 is exposed. The silicide layer is not formed at all on the side of the gate electrode 15 except for the top surface of the gate electrode 15.
따라서, 종래에는 상기 실리사이드층(25)의 형성 면적을 상기 게이트 전극(15)의 상부면 이상으로 확대하는데 한계가 있으므로 상기 게이트 전극(15)의 저항을 저감시키는데 한계가 있고, 나아가 반도체소자의 동작 속도를 향상시키는데에도 한계가 있다.Therefore, in the related art, since the formation area of the silicide layer 25 is limited to extend beyond the upper surface of the gate electrode 15, there is a limit to reducing the resistance of the gate electrode 15, and further, the operation of the semiconductor device. There is also a limit to improving speed.
따라서, 본 발명의 목적은 게이트 전극에 형성되는 실리사이드의 면적을 확대하여 게이트 전극의 저항을 저감시키는데 있다.Accordingly, an object of the present invention is to enlarge the area of silicide formed in the gate electrode to reduce the resistance of the gate electrode.
본 발명의 다른 목적은 반도체 소자의 동작 속도를 향상시키는데 있다.Another object of the present invention is to improve the operation speed of a semiconductor device.
도 1은 종래 기술에 의한 반도체 소자의 제조 방법을 설명하기 위한 단면 구조도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional structural view illustrating a method for manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2j는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2J are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 액티브 영역의 일부분 상에 다결정 실리콘층의 게이트 전극의 패턴을 형성시키는 단계; 상기 게이트 전극을 포함한 상기 반도체 기판 상에 캡핑막을 증착시키는 단계; 상기 게이트 전극의 측벽에 상기 캡핑막을 개재하며 스페이서를 형성시키되, 상기 스페이서를 상기 게이트 전극의 상부면보다 낮게 형성시키는 단계; 상기 게이트 전극 및 상기 스페이서를 마스크로 이용하여 상기 액티브 영역에 소스/드레인을 형성시키는 단계; 상기 스페이서를 식각마스크로 이용하여 상기 캡핑막을 식각시킴으로써 상기 게이트 전극의 상부면 및 측면 상측부를 노출시킴과 아울러 소스/드레인을 노출시키는 단계; 및 상기 게이트 전극의 상부면 및 측면 상측부에 실리사이드를 형성시킴과 아울러 상기 소스/드레인에 실리사이드를 형성시키는 단계를 포함하는 것을 특징으로 한다.Forming a pattern of a gate electrode of the polycrystalline silicon layer on a portion of the active region of the semiconductor substrate; Depositing a capping film on the semiconductor substrate including the gate electrode; Forming a spacer on the sidewall of the gate electrode and interposing the capping layer, wherein the spacer is formed lower than an upper surface of the gate electrode; Forming a source / drain in the active region using the gate electrode and the spacer as a mask; Etching the capping layer by using the spacer as an etching mask to expose the upper surface and the upper side of the gate electrode and to expose the source / drain; And forming silicide on the upper surface and the upper side of the gate electrode and forming the silicide on the source / drain.
바람직하게는, 상기 스페이서를 형성시키는 단계는Preferably, forming the spacers
상기 게이트 전극의 측벽에 상기 캡핑막을 개재하며 제 1 스페이서를 형성시키되, 상기 제 1 스페이서를 상기 게이트 전극의 상부면보다 낮게 형성시키는 단계; 및 상기 제 1 스페이서를 덮도록 제 2 스페이서를 형성시키되 상기 제 2 스페이서를 상기 게이트 전극의 상부면보다 낮게 형성시키는 단계를 포함할 수 있다.Forming a first spacer on the sidewall of the gate electrode and interposing the capping layer, wherein the first spacer is lower than an upper surface of the gate electrode; And forming a second spacer to cover the first spacer, but forming the second spacer lower than an upper surface of the gate electrode.
바람직하게는, 상기 제 1 스페이서를 제 1 절연막으로 형성시키고, 상기 제 2 스페이서를 상기 제 1 절연막과의 식각 선택비가 큰 제 2 절연막으로 형성시킬 수 있다. 또한, 상기 제 1 스페이서를 산화막으로 형성시키고 상기 제 2 스페이서를 질화막으로 형성시키는 것이 바람직하다.Preferably, the first spacer may be formed of a first insulating film, and the second spacer may be formed of a second insulating film having a large etching selectivity with respect to the first insulating film. In addition, it is preferable that the first spacer is formed of an oxide film and the second spacer is formed of a nitride film.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2G are cross-sectional process diagrams illustrating a method for manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 먼저, 반도체 기판, 예를 들어 제 1 도전형인 P형 단결정 실리콘 기판(10)의 액티브 영역을 한정하기 위해 상기 실리콘 기판(10)의 필드영역에 산화막과 같은 아이솔레이션층(11)을 형성시킨다. 여기서, 상기 아이솔레이션층(11)을 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성할 수 있다. 또한, 상기 아이솔레이션층(11)을 로코스(LOCOS: Local Oxidation of Silicon) 공정 등에 의해 형성하는 것도 가능하다. 한편, 설명의 편의상, N형 트랜지스터를 위한 액티브 영역을 중심으로 설명하기로 하고 P형 트랜지스터를 위한 액티브 영역을 도시하지 않기로 한다.Referring to FIG. 2A, first, an isolation layer 11, such as an oxide film, is formed in a field region of a silicon substrate 10 to define an active region of a semiconductor substrate, for example, a P-type single crystal silicon substrate 10 of a first conductivity type. ). Here, the isolation layer 11 may be formed by a shallow trench isolation (STI) process. In addition, the isolation layer 11 may be formed by a LOCOS (Local Oxidation of Silicon) process. In the meantime, for convenience of description, the description will be made mainly of the active region for the N-type transistor, and the active region for the P-type transistor will not be shown.
그런 다음, 상기 실리콘 기판(10)의 액티브 영역 상에 게이트 절연막, 예를 들어 게이트 산화막(13)을 열 산화 공정에 의해 100Å 정도의 두께로 성장시킨다. 상기 게이트 산화막(13) 상에 게이트 전극(15)을 위한 다결정 실리콘층을2000∼3000Å의 두께로 적층시킨 후 사진식각공정을 이용하여 상기 액티브 영역의 실리콘 기판(10)의 일부분 상에 게이트 전극(15)의 패턴을 형성시킨다. 여기서, 상기 다결정 실리콘층을 화학 기상 증착 공정에 의해 적층시키면서 도핑시키거나, 적층 완료 후에 이온주입 공정에 의해 도핑할 수 있다. 상기 게이트 전극(15)의 패턴을 형성하기 위한 식각공정으로는 플라즈마 방식의 건식 식각을 이용한다.Thereafter, the gate insulating film, for example, the gate oxide film 13, is grown to a thickness of about 100 kV on the active region of the silicon substrate 10 by a thermal oxidation process. After laminating a polycrystalline silicon layer for the gate electrode 15 on the gate oxide layer 13 to a thickness of 2000 to 3000 microns, a gate electrode (on the portion of the silicon substrate 10 in the active region using a photolithography process) is deposited. The pattern of 15) is formed. Here, the polycrystalline silicon layer may be doped while being laminated by a chemical vapor deposition process, or may be doped by an ion implantation process after completion of lamination. Dry etching of the plasma method is used as an etching process for forming the pattern of the gate electrode 15.
도 2b를 참조하면, 이후, 상기 게이트 전극(15)의 패턴의 표면과 상기 액티브 영역의 표면에 열 산화 공정에 의해 보호막인 산화막(17)을 성장시킨다. 그리고 나서, 상기 게이트 전극(15)의 패턴을 마스크로 이용하여 상기 실리콘 기판(10)의 액티브 영역에 N형 LDD를 위한 N형 불순물을 저농도로 이온주입시킨다.Referring to FIG. 2B, an oxide film 17, which is a protective film, is grown on the surface of the pattern of the gate electrode 15 and the surface of the active region by a thermal oxidation process. Then, using the pattern of the gate electrode 15 as a mask, ion implantation with low concentration of N-type impurities for N-type LDD is implanted into the active region of the silicon substrate 10.
여기서, 상기 산화막(17)은 상기 게이트 전극(15)의 패턴을 형성하기 위해 상기 다결정 실리콘층을 플라즈마 방식의 식각공정에 의해 식각시켰을 때, 플라즈마에 의해 가해진 상기 게이트 전극(15)의 패턴의 식각 손상을 치유한다. 또한, 상기 산화막(17)은 상기 N형 LDD를 위한 이온주입공정에서 실리콘 기판(10)의 액티브 영역에 가해질 이온주입 손상을 예방한다.Here, the oxide layer 17 etches the pattern of the gate electrode 15 applied by plasma when the polycrystalline silicon layer is etched by a plasma etching process to form the pattern of the gate electrode 15. Heals the damage In addition, the oxide layer 17 prevents ion implantation damage to be applied to the active region of the silicon substrate 10 in the ion implantation process for the N-type LDD.
도 2c를 참조하면, 그런 다음, 상기 산화막(17) 상에 캡핑막인 산화막(19), 예를 들어 TEOS 산화막을 200∼300Å의 두께로 증착시킨다. 상기 산화막(19)은 도시되지 않은 P형 트랜지스터를 위한 액티브 영역에 대해 P형 LDD를 위한 이온주입공정을 실시할 때 상기 N형 트랜지스터를 위한 액티브 영역의 이온주입 손상을 예방하고, 또한 도 2e의 제 1 스페이서(31)의 형성을 위한 에치백(etchback) 공정에서 상기 실리콘 기판(10)의 액티브 영역의 식각 손상을 예방하기 위한 식각 정지막으로서 역할을 한다.Referring to FIG. 2C, an oxide film 19, for example, a TEOS oxide film, which is a capping film, is deposited on the oxide film 17 to a thickness of 200 to 300 kPa. The oxide film 19 prevents the ion implantation damage of the active region for the N-type transistor when the ion implantation process for the P-type LDD is performed on the active region for the P-type transistor (not shown), and also in FIG. 2E. It serves as an etch stop layer for preventing etch damage of the active region of the silicon substrate 10 in an etchback process for forming the first spacer 31.
이후, 상기 P형 트랜지스터를 위한 영역에 대해 P형 LDD를 위한 이온주입공정을 실시한다. 설명의 편의상, 상기 P형 트랜지스터를 위한 영역에 대한 설명은 본 발명의 요지와 관계가 적으므로 생략하기로 한다.Thereafter, an ion implantation process for the P-type LDD is performed in the region for the P-type transistor. For convenience of description, the description of the region for the P-type transistor is omitted because it has little relationship with the gist of the present invention.
이어서, 도 2d 내지 도 2g를 참조하여 스페이서(30)의 형성을 위한 공정을 진행한다. 즉, 도 2d에 도시된 바와 같이, 상기 산화막(19) 상에 상기 제 1 스페이서(31)를 위한 제 1 절연막, 예를 들어 산화막(33), 예를 들어 TEOS 산화막을 증착시킨다. 그 다음에, 상기 산화막(33)을 에치백 공정에 의해 처리하여 상기 게이트 전극(15) 상의 산화막(33)을 모두 제거시킨다. 따라서, 제 1 스페이서(31)가 상기 산화막(33)으로 이루어지며 도 2e에 도시된 바와 같이, 상기 게이트 전극(15)의 높이보다 낮게 형성된다. 이때, 상기 산화막(19)은 상기 실리콘 기판(10)의 액티브 영역의 식각 손상을 예방하기 위한 식각 정지막으로서 역할을 한다.Subsequently, a process for forming the spacer 30 is performed with reference to FIGS. 2D to 2G. That is, as shown in FIG. 2D, a first insulating film, for example, an oxide film 33, for example, a TEOS oxide film for the first spacer 31 is deposited on the oxide film 19. Next, the oxide film 33 is processed by an etch back process to remove all of the oxide film 33 on the gate electrode 15. Accordingly, the first spacer 31 is formed of the oxide layer 33 and is formed to be lower than the height of the gate electrode 15, as shown in FIG. 2E. In this case, the oxide layer 19 serves as an etch stop layer for preventing etch damage of the active region of the silicon substrate 10.
그런 다음, 도 2f에 도시된 바와 같이, 상기 제 1 스페이서(31)를 포함한 상기 산화막(19) 상에 도 2g의 제 2 스페이서(35)를 위한 제 2 절연막, 예를 들어 질화막(37)을 증착시킨다. 여기서, 상기 질화막(37)의 증착 두께는 도 2g의 스페이서(30)의 폭(W)을 고려하여 결정되는 것이 일반적이지만, 상기 제 1 스페이서(31)가 이미 형성되어 있으므로 도 1의 스페이서(21)를 위한 질화막의 증착 두께보다 훨씬 얇게 결정될 수 있다.Then, as shown in FIG. 2F, a second insulating film, for example, a nitride film 37, for the second spacer 35 of FIG. 2G is placed on the oxide film 19 including the first spacer 31. Deposit. Here, the deposition thickness of the nitride film 37 is generally determined in consideration of the width W of the spacer 30 of FIG. 2G, but since the first spacer 31 is already formed, the spacer 21 of FIG. Can be determined much thinner than the deposition thickness of the nitride film.
그 다음에, 상기 질화막(37)을 에치백공정에 의해 처리하여 상기 게이트 전극(15)의 상부면 상의 질화막(37)을 모두 제거시킴으로써 상기 게이트 전극(15)의상부면 상의 산화막(19)을 노출시킨다.The nitride film 37 is then subjected to an etch back process to remove all of the nitride film 37 on the top surface of the gate electrode 15 to expose the oxide film 19 on the top surface of the gate electrode 15. Let's do it.
계속하여, 상기 산화막(19)을 추가로 에치백공정에 의해 처리시킴으로써 상기 스페이서(30)의 폭(W)을 맞출 수 있는 허용 범위 내에서 상기 제 2 스페이서(35)의 최상층부를 상기 게이트 전극(15)의 상부면보다 낮게 임의의 높이(H)만큼 낮게 형성시켜준다. 이는 후속의 실리사이드공정에서 상기 게이트 전극(15)의 상부면은 물론 측면 상측부에도 실리사이드를 형성시켜줌으로써 상기 게이트 전극(15)의 저항을 저감시키고 나아가 트랜지스터의 동작 속도를 향상시켜주기 위함이다.Subsequently, the oxide layer 19 is further processed by an etch back process so that the uppermost part of the second spacer 35 is within the allowable range where the width W of the spacer 30 can be aligned with the gate electrode ( Lower than the upper surface of the 15) is formed by a certain height (H). This is to reduce the resistance of the gate electrode 15 and to improve the operation speed of the transistor by forming silicide on the upper surface of the gate electrode 15 as well as on the upper side of the gate electrode 15 in a subsequent silicide process.
따라서, 제 2 스페이서(35)가 도 2g에 도시된 바와 같이, 상기 질화막(37)으로 이루어지며 상기 제 1 스페이서(31)를 덮은 형태로 형성된다. 그 결과, 상기 스페이서(30)는 상기 게이트 전극(15)의 측벽에 산화막(17),(19)을 개재하며 상기 제 1, 2 스페이서(31),(35)로 구성된다.Thus, as shown in FIG. 2G, the second spacer 35 is formed of the nitride film 37 and is formed to cover the first spacer 31. As a result, the spacer 30 is composed of the first and second spacers 31 and 35 via the oxide layers 17 and 19 on the sidewalls of the gate electrode 15.
한편, 상기 산화막(19)은 상기 질화막(37)을 에치백할 때, 상기 실리콘 기판(10)의 액티브 영역의 식각 손상을 예방하기 위한 식각 정지막으로서 역할을 하도록 하기 위해 상기 산화막(19)을 임의의 두께만큼 남겨두는 것이 바람직하다.Meanwhile, when the oxide film 19 is etched back to the nitride film 37, the oxide film 19 serves as an etch stop film for preventing etching damage of the active region of the silicon substrate 10. It is desirable to leave it by any thickness.
도 2h를 참조하면, 그런 다음, 상기 게이트 전극(15)과 상기 스페이서(30)를 마스크로 이용하여 상기 실리콘 기판(10)의 액티브 영역에 소스/드레인(S/D)을 위한 N형 불순물을 고농도로 이온주입시킨다. 이어서, 상기 저농도 이온주입된 N형 불순물과 함께 상기 고농도 이온주입된 불순물을 열처리공정에 의해 처리함으로써 상기 실리콘 기판(10)의 액티브 영역에 LDD 구조를 가진 소스/드레인(S/D)을 형성시킨다.Referring to FIG. 2H, N-type impurities for source / drain (S / D) are applied to the active region of the silicon substrate 10 using the gate electrode 15 and the spacer 30 as a mask. Ion implantation at high concentration. Subsequently, the high concentration ion implanted impurity together with the low concentration ion implanted N-type impurity is treated by a heat treatment process to form a source / drain (S / D) having an LDD structure in the active region of the silicon substrate 10. .
도 2i를 참조하면, 이후, 상기 제 2 스페이서(35)의 질화막을 식각마스크로 이용하여 상기 게이트 전극(15) 및 상기 소스/드레인(S/D) 상의 남은 산화막(19)을 식각시킨다. 이어서, 상기 게이트 전극(15) 및 상기 소스/드레인(S/D) 상의 산화막(17)을 예를 들어 불산을 이용한 습식 식각공정에 의해 식각시킨다. 따라서, 상기 게이트 전극(15)의 상부면과 측면 상측부가 노출되고 아울러 상기 소스/드레인(S/D)의 표면도 노출된다.Referring to FIG. 2I, the remaining oxide layer 19 on the gate electrode 15 and the source / drain S / D is etched using the nitride layer of the second spacer 35 as an etch mask. Subsequently, the oxide layer 17 on the gate electrode 15 and the source / drain S / D is etched by, for example, a wet etching process using hydrofluoric acid. Accordingly, the upper surface and the upper side of the side surface of the gate electrode 15 are exposed, and the surface of the source / drain S / D is also exposed.
도 2j를 참조하면, 그 다음에, 상기 노출된 게이트 전극(15)의 상부면과 측면 상측부 및 상기 소스/드레인(S/D)의 표면을 포함한 상기 실리콘 기판(10)의 전면 상에 고융점 금속, 예를 들어 티타늄(Ti), 코발트(Co) 또는 니켈(Ni) 등을 스퍼터링공정에 의해 증착시키고, 상기 고융점 금속을 700∼800℃의 온도에서 열처리시킨다. 따라서, 상기 소오스/드레인(S/D)의 표면에 실리사이드층(43)이 형성되고 아울러 상기 게이트 전극(15)의 상부면 및 측면 상측부에도 실리사이드층(43)이 형성된다. 그런 다음, 암모니아 용액에 의한 습식 식각공정에 의해 상기 미반응한 티타늄을 제거하고 상기 실리사이드(43)를 열처리공정에 의해 처리한다.Referring to FIG. 2J, next, a top surface of the exposed gate electrode 15 and an upper side of the side surface and the front surface of the silicon substrate 10 including the surface of the source / drain S / D are exposed. Melting point metals such as titanium (Ti), cobalt (Co), nickel (Ni) and the like are deposited by a sputtering process, and the high melting point metal is heat-treated at a temperature of 700 to 800 ° C. Accordingly, the silicide layer 43 is formed on the surface of the source / drain S / D, and the silicide layer 43 is also formed on the upper surface and the upper side of the gate electrode 15. Then, the unreacted titanium is removed by a wet etching process with an ammonia solution and the silicide 43 is treated by a heat treatment process.
따라서, 본 발명은 상기 게이트 전극(15)의 상부면에 추가하여 상기 게이트 전극(15)의 측면 상측부에도 실리사이드(43)를 형성시키므로 상기 게이트 전극(15)에 형성된 실리사이드(43)의 면적을 확대할 수 있다. 이는 상기 게이트 전극(15)의 저항을 저감시키고 나아가 트랜지스터의 동작 속도를 향상시킬 수 있다.Therefore, in the present invention, the silicide 43 is formed on the upper side of the gate electrode 15 in addition to the upper surface of the gate electrode 15, thereby reducing the area of the silicide 43 formed on the gate electrode 15. You can zoom in. This can reduce the resistance of the gate electrode 15 and further improve the operation speed of the transistor.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 일부 영역 상에 다결정 실리콘층의 게이트 전극을 형성시키고, 상기 게이트 전극의 표면에 캡핑막인 산화막을 증착시킨 후 상기 게이트 전극의 측벽에 상기 게이트 전극보다 낮게 질화막의 스페이서를 형성시킨다. 그런 다음, 상기 스페이서를 식각마스크로 이용하여 상기 산화막을 식각시킴으로써 상기 게이트 전극의 상부면 및 측면 상측부를 노출시키고 아울러 소스/드레인(S/D)의 표면을 노출시킨다. 마지막으로, 상기 게이트 전극의 상부면 및 측면 상측부에 실리사이드를 형성시키고 아울러 소스/드레인(S/D)의 표면에 실리사이드를 형성시킨다.As described in detail above, in the method of manufacturing a semiconductor device according to the present invention, a gate electrode of a polycrystalline silicon layer is formed on a portion of a semiconductor substrate, and an oxide film, which is a capping film, is deposited on a surface of the gate electrode, and then the gate is formed. The spacer of the nitride film is formed on the sidewall of the electrode lower than the gate electrode. Then, the oxide layer is etched using the spacer as an etch mask to expose the upper surface and upper side of the gate electrode and to expose the surface of the source / drain (S / D). Finally, silicide is formed on the upper surface and the upper side of the gate electrode, and the silicide is formed on the surface of the source / drain (S / D).
따라서, 본 발명은 상기 게이트 전극의 상부면에 추가하여 상기 게이트 전극의 측면 상측부에도 실리사이드를 형성시키므로 상기 게이트 전극의 측면 상측부만큼 실리사이드 형성 면적을 확대할 수 있다. 이는 게이트 전극의 저항을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킬 수 있다.Therefore, in the present invention, silicide is formed on the upper side of the gate electrode in addition to the upper surface of the gate electrode, so that the silicide formation area can be increased by the upper side of the gate electrode. This can reduce the resistance of the gate electrode and further improve the operating speed of the semiconductor device.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
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|---|---|---|---|---|
| KR100741908B1 (en) * | 2005-12-30 | 2007-07-24 | 동부일렉트로닉스 주식회사 | Method of fabricating semiconductor device |
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2003
- 2003-07-07 KR KR1020030045663A patent/KR100545902B1/en not_active IP Right Cessation
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