KR20050003895A - Open drain type output buffer circuit capable of controlling pull-up slew rate - Google Patents

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KR20050003895A KR1020030045414A KR20030045414A KR20050003895A KR 20050003895 A KR20050003895 A KR 20050003895A KR 1020030045414 A KR1020030045414 A KR 1020030045414A KR 20030045414 A KR20030045414 A KR 20030045414A KR 20050003895 A KR20050003895 A KR 20050003895A
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삼성전자주식회사
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Abstract

PURPOSE: An open drain output buffer circuit for controlling pull-up slew rate is provided to control a pull-up slew rate by pulling up a pad level only for a brief time after a falling transition. CONSTITUTION: An open drain output buffer circuit(30) for controlling pull-up slew rate comprises a pad(301) connected with a termination voltage(Vterm) through an external termination resistor(Rterm); a pull-down NMOS transistor(PD3) connected between the pad(301) and the ground voltage(VSS), for pulling down a pad level(Vout) in response to the output data(Dout); a pull-up PMOS transistor(PU3) connected between the pad(301) and the termination voltage(Vterm), for pulling up a pad level(Dout) in response to the control signal(01); a control circuit(302) for receiving the output data(Dout) and turning on the pull-up transistor in order to pull up the pad level for a brief time after the falling transition.

Description

풀업 슬루율을 용이하게 조절할 수 있는 오픈 드레인 출력버퍼 회로{Open drain type output buffer circuit capable of controlling pull-up slew rate}Open drain type output buffer circuit capable of controlling pull-up slew rate

본 발명은 반도체 집적회로에 관한 것으로, 특히 오픈 드레인 출력버퍼(Opendrain output buffer) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to an open drain output buffer circuit.

종래의 오픈 드레인 형태의 출력버퍼(10)는 도 1에 도시된 바와 같이 풀다운 수단(PD1)만을 구비하고 풀업 수단은 구비하지 않는다. 따라서 풀업 슬루율(slew rate)에 대한 조절이 용이하지 않다.As shown in FIG. 1, the conventional open-drain output buffer 10 includes only the pull-down means PD1 and no pull-up means. Therefore, it is not easy to adjust the pull-up slew rate.

오픈 드레인 형태의 출력버퍼는 도 2의 파형도에 도시된 바와 같이 동작한다. 즉 출력 데이터(Dout)가 논리"로우"일 때에는 풀다운 트랜지스터(PD1)가 턴오프되고 이에 따라 패드(101)의 레벨(Vout)은 종단전압(Vterm) 레벨이 된다. 출력 데이터(Dout)가 논리"하이"가 되면 풀다운 트랜지스터(PD1)가 턴온되고 이에 따라 패드(101)의 레벨(Vout)은 Vterm-I*Rterm 레벨이 된다. Rterm은 종단전압(Vterm)과 패드(101) 사이에 연결되는 종단저항을 나타내고 I는 Rterm을 통해 흐르는 전류를 나타낸다.The output drain of the open drain type operates as shown in the waveform diagram of FIG. That is, when the output data Dout is logic " low ", the pull-down transistor PD1 is turned off so that the level Vout of the pad 101 becomes the termination voltage Vterm level. When the output data Dout becomes logic " high ", the pull-down transistor PD1 is turned on so that the level Vout of the pad 101 becomes Vterm-I * Rterm level. Rterm represents the terminal resistance connected between the terminal voltage (Vterm) and the pad 101 and I represents the current flowing through the Rterm.

도 1에 도시된 종래의 오픈 드레인 출력버퍼에서는 풀다운 엔모스 트랜지스터(PD1)의 강도(strength), 즉 크기를 조절함으로써 풀다운 슬루율에 대한 조절이 가능하다. 그러나 상기 종래의 오픈 드레인 출력버퍼는 풀업 수단을 구비하지 않으므로 풀업 슬루율이 외부의 채널 특성에 의존하게 되며 따라서 풀업 슬루율에 대한 조절이 용이하지 않다. 풀다운 슬루율은 풀다운시 패드의 레벨(Vout)이 하강할 때의 경사율을 의미하며 풀업 슬루율은 풀업시 패드의 레벨(Vout)이 상승할 때의 경사율을 의미한다.In the conventional open-drain output buffer illustrated in FIG. 1, the pull-down slew rate may be adjusted by adjusting the strength, that is, the size of the pull-down NMOS transistor PD1. However, since the conventional open-drain output buffer does not have a pull-up means, the pull-up slew rate is dependent on the external channel characteristics, and thus the adjustment of the pull-up slew rate is not easy. The pull-down slew rate refers to the rate of inclination when the pad's level Vout falls during pull-down, and the pull-up slew rate refers to the rate of inclination when the pad's level Vout rises during pull-up.

따라서 본 발명이 이루고자하는 기술적 과제는, 풀다운 슬루율 뿐만 아니라풀업 슬루율도 용이하게 조절할 수 있는 오픈 드레인 출력버퍼 회로를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an open-drain output buffer circuit that can easily adjust not only the pull-down slew rate but also the pull-up slew rate.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 오픈 드레인 출력버퍼의 회로도를 나타낸다.1 shows a circuit diagram of a conventional open drain output buffer.

도 2는 도 1에 도시된 오픈 드레인 출력버퍼의 동작 파형도를 나타낸다.2 is a view illustrating an operating waveform of the open drain output buffer illustrated in FIG. 1.

도 3은 본 발명의 일실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타낸다.3 is a circuit diagram of an open-drain output buffer according to an embodiment of the present invention.

도 4는 도 3에 도시된 오픈 드레인 출력버퍼의 동작 파형도를 나타낸다.4 is a view illustrating an operating waveform of the open drain output buffer illustrated in FIG. 3.

도 5는 본 발명의 제2실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타낸다.5 is a circuit diagram of an open drain output buffer according to a second embodiment of the present invention.

도 6은 본 발명의 제3실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타낸다.6 is a circuit diagram of an open drain output buffer according to a third embodiment of the present invention.

상기 기술적 과제를 달성하기 위한 본 발명의 일면(Aspect)에 따른 오픈 드레인 출력버퍼 회로는, 패드에 연결되고 출력 데이터에 응답하여 상기 패드의 레벨을 풀다운시키는 풀다운 트랜지스터, 및 상기 패드에 연결되고 상기 출력 데이터에 응답하여 상기 패드의 레벨을 풀업시키는 풀업 트랜지스터를 구비하고, 상기 풀업 트랜지스터는 풀업시 상기 출력 데이터의 하강 천이부터 소정의 짧은 시간 동안에만 상기 패드의 레벨을 풀업시키는 것을 특징으로 한다.According to an aspect of the present invention, an open-drain output buffer circuit includes a pull-down transistor connected to a pad and pulling down a level of the pad in response to output data, and connected to the pad and the output. And a pull-up transistor configured to pull up the level of the pad in response to data, wherein the pull-up transistor pulls up the level of the pad only for a predetermined short time from the falling transition of the output data.

상기 패드는 종단저항을 통해 종단전압에 연결된다. 상기 풀업 트랜지스터는, 일단이 상기 종단전압에 연결되고 다른 일단이 상기 패드에 연결되며 상기 소정의 짧은 시간 동안에 상기 패드의 레벨을 상기 종단전압 레벨로 풀업시킨다.The pad is connected to the termination voltage via a termination resistor. The pull-up transistor has one end connected to the termination voltage and the other end connected to the pad, and pulls up the level of the pad to the termination voltage level for the predetermined short time.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면(Aspect)에 따른 오픈 드레인 출력버퍼 회로는, 패드에 연결되고 출력 데이터에 응답하여 상기 패드의 레벨을 풀다운시키는 풀다운 트랜지스터, 상기 패드에 연결되고 상기 패드의 레벨을 풀업시키는 풀업 트랜지스터, 및 풀업시 상기 출력 데이터의 하강 천이부터 소정의 짧은 시간 동안에만 상기 패드의 레벨을 풀업시키기 위해, 상기 출력 데이터를 수신하여 상기 소정의 짧은 시간 동안에만 상기 풀업 트랜지스터를 턴온시키는 제어회로를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, an open-drain output buffer circuit includes a pull-down transistor connected to a pad and pulling down a level of the pad in response to output data, the pad connected to the pad and the pad. A pull-up transistor that pulls up the level of the pull-up transistor, and the pull-up transistor is received only during the predetermined short time period by receiving the output data to pull up the level of the pad only for a predetermined short time from the falling transition of the output data upon pull-up. And a control circuit for turning on.

상기 패드는 종단저항을 통해 종단전압에 연결된다. 상기 풀업 트랜지스터는, 일단이 상기 종단전압에 연결되고 다른 일단이 상기 패드에 연결되며 상기 소정의 짧은 시간 동안에 상기 패드의 레벨을 상기 종단전압 레벨로 풀업시킨다.The pad is connected to the termination voltage via a termination resistor. The pull-up transistor has one end connected to the termination voltage and the other end connected to the pad, and pulls up the level of the pad to the termination voltage level for the predetermined short time.

바람직하기에는 상기 제어회로는, 상기 출력 데이터를 상기 소정의 시간 만큼 반전지연시키는 반전지연기, 및 상기 출력 데이터 및 상기 반전지연기의 출력신호를 논리합하여 그 결과를 상기 풀업 트랜지스터의 게이트에 제공하는 제1논리합 게이트를 구비한다.Preferably, the control circuit further comprises: an inverting delay unit for inverting the output data by the predetermined time and an OR of the output data and the output signal of the inverting delay unit and providing the result to the gate of the pull-up transistor. One logical gate is provided.

상기 본 발명의 다른 일면(Aspect)에 따른 오픈 드레인 출력버퍼 회로는, 상기 출력 데이터 및 접지전압을 논리합하여 그 결과를 상기 풀다운 트랜지스터의 게이트에 제공하는 제2논리합 게이트를 더 구비할 수 있다.The open-drain output buffer circuit according to another aspect of the present invention may further include a second logical sum gate for performing a logic sum of the output data and the ground voltage and providing the result to the gate of the pull-down transistor.

또한 상기 본 발명의 다른 일면(Aspect)에 따른 오픈 드레인 출력버퍼 회로는, 상기 패드에 연결되고 상기 패드의 레벨을 풀다운시키는 또다른 풀다운 트랜지스터, 및 풀다운시 상기 출력 데이터의 상승 천이부터 소정의 짧은 시간 동안에 상기 패드의 레벨을 풀다운시키기 위해, 상기 출력 데이터를 수신하여 상기 소정의 짧은 시간 동안에만 상기 또다른 풀다운 트랜지스터를 턴온시키는 또다른 제어회로를 더 구비할 수 있다.In addition, according to another aspect of the present invention, an open-drain output buffer circuit includes: another pull-down transistor connected to the pad and pulling down the level of the pad, and a predetermined short time from the rising transition of the output data upon pull-down. Another control circuit may be further provided to receive the output data and turn on the another pull-down transistor only during the predetermined short time period in order to pull down the level of the pad.

바람직하기에는 상기 또 다른 제어회로는, 상기 출력 데이터를 상기 소정의 시간 만큼 반전지연시키는 반전지연기, 및 상기 출력 데이터 및 상기 반전지연기의 출력신호를 논리곱하여 그 결과를 상기 또다른 풀다운 트랜지스터의 게이트에 제공하는 논리곱 게이트를 구비한다.Preferably, the another control circuit further comprises: an inverting delay unit for inverting the output data by the predetermined time, and an AND of the output data and the output signal of the inverting delay unit, and the result is the gate of the another pull-down transistor. It is provided with an AND gate.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objectives achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 일실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타내고 도 4는 도 3에 도시된 오픈 드레인 출력버퍼의 동작 파형도를 나타낸다.3 is a circuit diagram of an open drain output buffer according to an embodiment of the present invention, and FIG. 4 is an operation waveform diagram of the open drain output buffer shown in FIG.

도 3을 참조하면, 본 발명의 일실시예에 따른 오픈 드레인 출력버퍼(30)는 풀다운 엔모스 트랜지스터(PD3), 풀업 피모스 트랜지스터(PU3), 및 제어회로(302)를 구비한다. 이 오픈 드레인 출력버퍼는 도 1에 도시된 종래의 오픈 드레인 출력버퍼에 풀업 트랜지스터(PU3) 및 제어회로(302)가 추가된 형태이다.Referring to FIG. 3, an open drain output buffer 30 according to an embodiment of the present invention includes a pull-down NMOS transistor PD3, a pull-up PMOS transistor PU3, and a control circuit 302. The open drain output buffer is a form in which a pull-up transistor PU3 and a control circuit 302 are added to the conventional open drain output buffer shown in FIG. 1.

풀다운 트랜지스터(PD3)는 패드(301)와 접지전압(VSS) 사이에 연결되고 출력 데이터(Dout)에 응답하여 패드(301)의 레벨(Vout)을 접지전압(VSS) 레벨로 풀다운시킨다. 패드(301)는 칩 외부의 종단저항(Rterm)을 통해 종단전압(Vterm)에 연결된다.The pull-down transistor PD3 is connected between the pad 301 and the ground voltage VSS and pulls down the level Vout of the pad 301 to the ground voltage VSS level in response to the output data Dout. The pad 301 is connected to the terminal voltage Vterm through a terminal resistor Rterm outside the chip.

제어회로(302)는 출력 데이터(Dout)를 수신하여 출력 데이터(Dout)의 하강 천이(falling transition)부터 소정의 짧은 시간(△t) 동안에만 논리"로우"로 활성화되는 제어신호(O1)를 발생한다.The control circuit 302 receives the output data Dout and receives a control signal O1 that is activated as a logic " low " only for a predetermined short time [Delta] t from the falling transition of the output data Dout. Occurs.

풀업 트랜지스터(PU3)는 패드(301)와 종단전압(Vterm) 사이에 연결되고 제어신호(O1)에 응답하여 풀업시 출력 데이터(Dout)의 하강 천이부터 소정의 짧은시간(△t) 동안에만 턴온되어 패드의 레벨(Vout)을 종단전압(Vterm) 레벨로 풀업시킨다.The pull-up transistor PU3 is connected between the pad 301 and the terminal voltage Vterm and is turned on only for a predetermined short time Δt from the falling transition of the output data Dout during pull-up in response to the control signal O1. The pad level Vout is pulled up to the terminal voltage level Vterm.

제어회로(302)는 출력 데이터(Dout)를 소정의 시간(△t) 만큼 반전지연시키는 반전지연기(303), 및 출력 데이터(Dout) 및 반전지연기(303)의 출력신호를 논리합하여 그 결과(O1)를 풀업 트랜지스터(PU3)의 게이트에 제공하는 논리합 게이트(304), 즉 오아(OR) 게이트를 포함하여 구성된다.The control circuit 302 logically sums the inversion delay unit 303 for inverting the output data Dout by a predetermined time DELTA t and the output signals of the output data Dout and the inversion delay unit 303. And a OR gate 304 that provides the result O1 to the gate of the pull-up transistor PU3, that is, an OR gate.

좀더 설명하면, 상술한 바와 같이 본 발명에 따른 오픈 드레인 출력버퍼(30)는 도 1에 도시된 종래의 오픈 드레인 출력버퍼에 풀업 트랜지스터(PU3) 및 제어회로(302)가 추가된 형태이다. 이 풀업 트랜지스터(PU3) 및 제어회로(302)가 추가됨으로써 본 발명에 따른 오픈 드레인 출력버퍼(30)는 마치 푸쉬 풀(push-pull) 형태의 출력버퍼처럼 동작된다.More specifically, as described above, the open drain output buffer 30 according to the present invention has a form in which a pull-up transistor PU3 and a control circuit 302 are added to the conventional open drain output buffer shown in FIG. 1. By adding the pull-up transistor PU3 and the control circuit 302, the open-drain output buffer 30 according to the present invention operates as an output buffer of a push-pull type.

그러나 본 발명에 따른 오픈 드레인 출력버퍼(30)와 기존의 푸쉬 풀(push-pull) 출력버퍼와의 차이점은, 기존의 푸쉬 풀(push-pull) 출력버퍼에서는 풀업시 패드의 레벨이 전원전압(VDD) 레벨로 접근하고 본 발명에 따른 오픈 드레인 출력버퍼(30)에서는 풀업시 패드의 레벨이 종단전압(Vterm) 레벨로 접근한다는 점이다.However, the difference between the open-drain output buffer 30 and the conventional push-pull output buffer according to the present invention is that, in the conventional push-pull output buffer, the level of the pad at the time of pull-up power supply voltage ( VDD) level and in the open-drain output buffer 30 according to the present invention, the level of the pad approaches the terminal voltage level when pulling up.

즉 본 발명에 따른 오픈 드레인 출력버퍼(30)에서는 풀업시 제어신호(O1)에 의해 소정의 짧은 시간(△t) 동안 순간적으로 풀업 피모스 트랜지스터(PU3)가 턴온되어 도 4의 파형도에 도시된 바와 같이 패드의 레벨(Vout)이 Vterm 레벨로 상승할 때의 경사율(slope rate), 즉 풀업 슬루율이 개선된다.That is, in the open-drain output buffer 30 according to the present invention, the pull-up PMOS transistor PU3 is turned on momentarily for a predetermined short time Δt by the control signal O1 at the time of pull-up and is shown in the waveform diagram of FIG. 4. As described above, the slope rate, that is, the pull-up slew rate when the pad level Vout rises to the Vterm level is improved.

출력 데이터(Dout)가 논리"하이"로부터 논리"로우"로 천이하면, 출력데이터(Dout)의 하강 천이(falling transition)부터 소정의 짧은 시간(△t) 동안에만 논리"로우"로 활성화되는 제어신호(O1)가 제어회로(302)에 의해 발생된다. 출력 데이터(Dout)가 논리"로우"로부터 논리"하이"로 천이하거나 논리"하이" 또는 논리"로우"를 계속 유지할 때에는 제어신호(O1)는 계속적으로 "하이"를 유지한다. 이때에는 풀업 피모스 트랜지스터(PU3)가 턴오프되어 출력버퍼(30)는 오픈 드레인 형태의 출력버퍼와 같은 동작을 한다.When the output data Dout transitions from the logic "high" to the logic "low", the control is activated as the logic "low" only for a predetermined short time (Δt) from the falling transition of the output data Dout. Signal O1 is generated by control circuit 302. When the output data Dout transitions from logic "low" to logic "high" or keeps logic "high" or logic "low", the control signal O1 keeps "high" continuously. At this time, the pull-up PMOS transistor PU3 is turned off so that the output buffer 30 operates like an output drain of an open drain type.

도 5는 본 발명의 제2실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타낸다.5 is a circuit diagram of an open drain output buffer according to a second embodiment of the present invention.

도 5를 참조하면, 제2실시예에 따른 오픈 드레인 출력버퍼(50)는 제1실시예에 따른 오픈 드레인 출력버퍼(30)와 비교하여 논리합 게이트(501)를 더 구비한다.Referring to FIG. 5, the open drain output buffer 50 according to the second embodiment further includes a logic sum gate 501 as compared with the open drain output buffer 30 according to the first embodiment.

논리합 게이트(501)의 한 입력단에는 출력 데이터(Dout)가 입력되고 다른 입력단에는 접지전압(VSS)이 입력된다. 논리합 게이트(501)는 출력 데이터(Dout) 및 접지전압(VSS)을 논리합하여 그 결과를 풀다운 트랜지스터(PD3)의 게이트에 제공한다.Output data Dout is input to one input terminal of the OR gate 501 and a ground voltage VSS is input to the other input terminal. The OR gate 501 performs an OR on the output data Dout and the ground voltage VSS, and provides the result to the gate of the pull-down transistor PD3.

좀더 설명하면, 도 3에 도시된 제1실시예에서는 출력 데이터(Dout)가 풀업 트랜지스터(PU3)의 게이트까지 도착되는 시간과 출력 데이터(Dout)가 풀다운 트랜지스터(PD3)의 게이트까지 도착되는 시간 사이에는 오아 게이트(304)의 지연시간 만큼 차이가 있다. 따라서 도 5에 도시된 제2실시예에서는 이를 보상하기 위하여 오아 게이트(304)와 동일한 지연시간을 갖는 오아 게이트(501)가 추가된다.More specifically, in the first embodiment shown in FIG. 3, between the time when the output data Dout arrives to the gate of the pull-up transistor PU3 and the time when the output data Dout arrives to the gate of the pull-down transistor PD3. Is different by the delay time of the OR gate 304. Accordingly, in the second embodiment shown in FIG. 5, an ora gate 501 having the same delay time as the ora gate 304 is added to compensate for this.

제2실시예에 따른 오픈 드레인 출력버퍼(50)의 동작은 제1실시예에 따른 출력버퍼(30)와 동일하므로 여기에서 상세한 동작설명은 생략된다.Since the operation of the open-drain output buffer 50 according to the second embodiment is the same as that of the output buffer 30 according to the first embodiment, a detailed description of the operation is omitted here.

도 6은 본 발명의 제3실시예에 따른 오픈 드레인 출력버퍼의 회로도를 나타낸다.6 is a circuit diagram of an open drain output buffer according to a third embodiment of the present invention.

도 6을 참조하면, 제3실시예에 따른 오픈 드레인 출력버퍼(60)는 제2실시예에 따른 오픈 드레인 출력버퍼(50)와 비교하여 또다른 풀다운 트랜지스터(PD6) 및 또다른 제어회로(601)를 더 구비한다.Referring to FIG. 6, the open drain output buffer 60 according to the third embodiment has another pull-down transistor PD6 and another control circuit 601 compared with the open drain output buffer 50 according to the second embodiment. ) Is further provided.

제어회로(601)는 출력 데이터(Dout)를 수신하여 출력 데이터(Dout)의 상승 천이(rising transition)부터 소정의 짧은 시간(△t) 동안에만 논리"하이"로 활성화되는 제어신호(O2)를 발생한다.The control circuit 601 receives the output data Dout and receives a control signal O2 that is activated at a logic " high " only for a predetermined short time [Delta] t from the rising transition of the output data Dout. Occurs.

풀다운 트랜지스터(PD6)는 패드(301)와 접지전압(VSS) 사이에 연결되고 제어신호(O2)에 응답하여 상기 소정의 짧은 시간(△t) 동안에만 턴온되어 패드(301)의 레벨(Vout)을 접지전압(VSS) 레벨로 풀다운시킨다.The pull-down transistor PD6 is connected between the pad 301 and the ground voltage VSS and turned on only during the predetermined short time Δt in response to the control signal O2 to level Vout of the pad 301. Pull down to ground voltage (VSS) level.

제어회로(601)는, 출력 데이터(Dout)를 상기 소정의 시간(△t) 만큼 반전지연시키는 반전지연기(602), 및 출력 데이터(Dout) 및 반전지연기(602)의 출력신호를 논리곱하여 그 결과를 풀다운 트랜지스터(PD6)의 게이트에 제공하는 논리곱 게이트(603)를 구비한다.The control circuit 601 is configured to logic the inversion delay unit 602 for inverting the output data Dout by the predetermined time DELTA t and the output signals of the output data Dout and the inversion delay unit 602. An AND gate 603 that multiplies and provides the result to the gate of the pull-down transistor PD6.

여기에서 주의해야 할 점은 출력 데이터(Dout)가 풀업 트랜지스터(PU3)의 게이트까지 도착되는 시간과 출력 데이터(Dout)가 풀다운 트랜지스터(PD6)의 게이트까지 도착되는 시간이 동일해 지도록 논리곱 게이트(603)의 지연시간과 논리합 게이트(304)의 지연시간을 동일하게 설계해야 한다.Here, it should be noted that the time that the output data (Dout) arrives to the gate of the pull-up transistor PU3 and the time that the output data (Dout) arrives to the gate of the pull-down transistor PD6 is equal to the AND gate ( The delay time of 603 and the delay time of the OR gate 304 must be designed to be the same.

따라서 도 6에 도시된 제3실시예에서는 풀 다운시에도 상기 소정의 짧은 시간(△t) 동안 순간적으로 추가된 풀다운 트랜지스터(PD6)가 턴온되어 더 많은 전류를 흐르게 함으로써 풀다운 슬루율이 개선될 수 있다.Therefore, in the third embodiment shown in FIG. 6, even when pulled down, the pull-down slew rate can be improved by turning on the pull-down transistor PD6 which is temporarily added during the predetermined short time Δt to flow more current. have.

이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiment has been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 오픈 드레인 출력버퍼 회로는 풀다운 슬루율 뿐만 아니라 풀업 슬루율도 용이하게 조절할 수 있는 장점이 있다.As described above, the open-drain output buffer circuit according to the present invention has an advantage of easily adjusting the pull-up slew rate as well as the pull-down slew rate.

Claims (11)

패드에 연결되고 출력 데이터에 응답하여 상기 패드의 레벨을 풀다운시키는 풀다운 트랜지스터; 및A pull-down transistor coupled to the pad and pulling down the level of the pad in response to output data; And 상기 패드에 연결되고 상기 출력 데이터에 응답하여 상기 패드의 레벨을 풀업시키는 풀업 트랜지스터를 구비하고,A pull-up transistor coupled to the pad and pulling up a level of the pad in response to the output data; 상기 풀업 트랜지스터는 풀업시 상기 출력 데이터의 하강 천이부터 소정의짧은 시간 동안에만 상기 패드의 레벨을 풀업시키는 것을 특징으로 하는 출력버퍼 회로.And the pull-up transistor pulls up the level of the pad only for a predetermined short time from the falling transition of the output data during the pull-up. 제1항에 있어서, 상기 패드는 종단저항을 통해 종단전압에 연결되는 것을 특징으로 하는 출력버퍼 회로.The output buffer circuit of claim 1, wherein the pad is connected to a termination voltage through a termination resistor. 제2항에 있어서, 상기 풀업 트랜지스터는, 일단이 상기 종단전압에 연결되고 다른 일단이 상기 패드에 연결되며 상기 소정의 짧은 시간 동안에 상기 패드의 레벨을 상기 종단전압 레벨로 풀업시키는 것을 특징으로 하는 출력버퍼 회로.The output of claim 2, wherein the pull-up transistor has one end connected to the termination voltage and the other end connected to the pad, and the output pulls up the level of the pad to the termination voltage level for the predetermined short time. Buffer circuit. 패드에 연결되고 출력 데이터에 응답하여 상기 패드의 레벨을 풀다운시키는 풀다운 트랜지스터;A pull-down transistor coupled to the pad and pulling down the level of the pad in response to output data; 상기 패드에 연결되고 상기 패드의 레벨을 풀업시키는 풀업 트랜지스터; 및A pull-up transistor coupled to the pad and pulling up a level of the pad; And 풀업시 상기 출력 데이터의 하강 천이부터 소정의 짧은 시간 동안에만 상기 패드의 레벨을 풀업시키기 위해, 상기 출력 데이터를 수신하여 상기 소정의 짧은 시간 동안에만 상기 풀업 트랜지스터를 턴온시키는 제어회로를 구비하는 것을 특징으로 하는 출력버퍼 회로.And a control circuit for receiving the output data and turning on the pull-up transistor only for the predetermined short time to pull up the level of the pad only for a predetermined short time from the falling transition of the output data during the pull-up. Output buffer circuit. 제4항에 있어서, 상기 패드는 종단저항을 통해 종단전압에 연결되는 것을 특징으로 하는 출력버퍼 회로.The output buffer circuit of claim 4, wherein the pad is connected to a termination voltage through a termination resistor. 제5항에 있어서, 상기 풀업 트랜지스터는, 일단이 상기 종단전압에 연결되고 다른 일단이 상기 패드에 연결되며 상기 소정의 짧은 시간 동안에 상기 패드의 레벨을 상기 종단전압 레벨로 풀업시키는 것을 특징으로 하는 출력버퍼 회로.The output of claim 5, wherein the pull-up transistor has one end connected to the termination voltage and the other end connected to the pad, and the output pulls up the level of the pad to the termination voltage level for the predetermined short time. Buffer circuit. 제4항에 있어서, 상기 제어회로는,The method of claim 4, wherein the control circuit, 상기 출력 데이터를 상기 소정의 시간 만큼 반전지연시키는 반전지연기; 및An inversion delayer for inverting the output data by the predetermined time; And 상기 출력 데이터 및 상기 반전지연기의 출력신호를 논리합하여 그 결과를 상기 풀업 트랜지스터의 게이트에 제공하는 제1논리합 게이트를 구비하는 것을 특징으로 하는 출력버퍼 회로.And a first logical sum gate for ORing the output data and the output signal of the inverting delay and providing the result to the gate of the pull-up transistor. 제7항에 있어서,The method of claim 7, wherein 상기 출력 데이터 및 접지전압을 논리합하여 그 결과를 상기 풀다운 트랜지스터의 게이트에 제공하는 제2논리합 게이트를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.And a second logical sum gate for ORing the output data and the ground voltage and providing the result to the gate of the pull-down transistor. 제4항에 있어서,The method of claim 4, wherein 상기 패드에 연결되고 상기 패드의 레벨을 풀다운시키는 또다른 풀다운 트랜지스터; 및Another pull-down transistor coupled to the pad and pulling down the level of the pad; And 풀다운시 상기 출력 데이터의 상승 천이부터 소정의 짧은 시간 동안에 상기패드의 레벨을 풀다운시키기 위해, 상기 출력 데이터를 수신하여 상기 소정의 짧은 시간 동안에만 상기 또다른 풀다운 트랜지스터를 턴온시키는 또다른 제어회로를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.Another control circuit for receiving the output data and turning on the another pull-down transistor only for the predetermined short time period in order to pull down the level of the pad for a predetermined short time from the rising transition of the output data upon pull down; An output buffer circuit comprising: 제9항에 있어서, 상기 또 다른 제어회로는,The method of claim 9, wherein the another control circuit, 상기 출력 데이터를 상기 소정의 시간 만큼 반전지연시키는 반전지연기; 및An inversion delayer for inverting the output data by the predetermined time; And 상기 출력 데이터 및 상기 반전지연기의 출력신호를 논리곱하여 그 결과를 상기 또다른 풀다운 트랜지스터의 게이트에 제공하는 논리곱 게이트를 구비하는 것을 특징으로 하는 출력버퍼 회로.And an AND gate that logically multiplies the output data and the output signal of the inverting delay and provides the result to the gate of the another pull-down transistor. 제10항에 있어서,The method of claim 10, 상기 출력 데이터 및 접지전압을 논리합하여 그 결과를 상기 풀다운 트랜지스터의 게이트에 제공하는 논리합 게이트를 더 구비하는 것을 특징으로 하는 출력버퍼 회로.And a logic sum gate for ORing the output data and the ground voltage and providing the result to the gate of the pull-down transistor.
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