KR20050003529A - Semiconductor memory apparatus and a method of outputting data - Google Patents
Semiconductor memory apparatus and a method of outputting data Download PDFInfo
- Publication number
- KR20050003529A KR20050003529A KR1020030042424A KR20030042424A KR20050003529A KR 20050003529 A KR20050003529 A KR 20050003529A KR 1020030042424 A KR1020030042424 A KR 1020030042424A KR 20030042424 A KR20030042424 A KR 20030042424A KR 20050003529 A KR20050003529 A KR 20050003529A
- Authority
- KR
- South Korea
- Prior art keywords
- output
- input
- data
- mode
- signal
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Dram (AREA)
Abstract
Description
본 발명은 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법에 관한 것으로, 특히 데이터의 비트 수와 출력 버퍼의 수에 따라 데이터 입출력 라인과 데이터 출력 버퍼 사이의 경로를 분배해주는 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법에 관한 것이다.The present invention relates to a semiconductor memory device and a data output method using the same, and more particularly, to a semiconductor memory device for distributing a path between a data input / output line and a data output buffer according to the number of bits of data and the number of output buffers, and a data output method using the same. It is about.
메모리 소자에 있어서, 메모리에 저장된 데이터를 빠르고 안전하게 전달하기 위한 증폭기가 있는데, 이를 메인 앰프(Main amp)라 한다. 메인 앰프의 출력은 글로벌 입출력 라인(Global Input/Output Line)을 통해 전달되는데, 데이터의 폭에 따라 메인 앰프와 글로벌 입출력(이하, 'gio'라 함) 라인의 개수가 결정된다.In a memory device, there is an amplifier for quickly and safely transferring data stored in a memory, which is called a main amplifier. The output of the main amplifier is transmitted through a global input / output line, and the number of main amplifier and global input / output (hereinafter, referred to as 'gio') lines is determined according to the data width.
한편, 데이터 폭이 16비트인 경우, 출력 핀(DQ pin)을 16개 사용하는 x16 모드에서는 데이터를 출력하는데 문제가 없다. 하지만, 출력 핀을 8개만 사용하는 x8 모드나 4개만 사용하는 x4 모드에서는 여러 개의 gio 신호가 하나의 출력 핀을 통해 출력되어야 한다. 따라서, 여러 개의 gio 신호 중에서 어느 하나를 선택적으로 출력하기 위하여 다중 선택기가 필요하다. 즉, 출력 모드(예를 들면, x16, x8 또는 x4)에 따라 다중 선택기에 의해 어느 하나의 gio 라인이 선택되어 출력 핀을 통해데이터가 출력된다.On the other hand, when the data width is 16 bits, there is no problem in outputting data in the x16 mode using 16 output pins (DQ pins). However, in x8 mode using only eight output pins or x4 mode using only four output pins, multiple gio signals must be output through one output pin. Therefore, a multiple selector is required to selectively output any one of a plurality of gio signals. That is, any one gio line is selected by the multiple selector according to the output mode (for example, x16, x8 or x4) and data is output through the output pin.
도 1은 종래 기술에서 메인 앰프 블록의 출력단과 멀티플렉서의 입력단의 접속 관계를 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a connection relationship between an output terminal of a main amplifier block and an input terminal of a multiplexer in the prior art.
도 1을 참조하면, 메인 앰프 블록(110)에는 메모리 셀에 저장된 데이터를 판별하여 출력하는 다수의 입출력 센스앰프(iosa1 내지 iosa15)가 포함되며, 입출력 센스앰프(iosa1 내지 iosa15)의 출력 신호는 출력 핀들(DQ1 내지 DQ15)마다 구비된 래치 수단(141 내지 156)에 저장되고 출력 핀들(DQ1 내지 DQ15)을 통해 칩 외부로 출력된다.Referring to FIG. 1, the main amplifier block 110 includes a plurality of input / output sense amplifiers iosa1 to iosa15 for determining and outputting data stored in a memory cell, and output signals of the input / output sense amplifiers iosa1 to iosa15 are output. It is stored in the latch means 141 to 156 provided for each of the pins DQ1 to DQ15 and output to the outside of the chip through the output pins DQ1 to DQ15.
이때, 출력 모드에 따라 사용되는 핀과 사용되지 않는 핀으로 나누어지고 사용되는 핀들을 통해 출력되고, 각 출력 핀(DQ0 내지 DQ15)에 접속된 래치 수단들(141 내지 156)의 동작 여부가 결정되어 출력 데이터의 폭(예를 들면, 비트 수)이 결정된다.At this time, according to the output mode is divided into the pins used and the unused pins are output through the used pins, it is determined whether the operation of the latch means (141 to 156) connected to each output pin (DQ0 to DQ15) The width (eg number of bits) of the output data is determined.
즉, x16 모드 시에는 16개의 출력 핀들(DQ0 내지 DQ15)이 모두 사용되며 16개의 출력 핀들을 통해 16비트의 데이터가 그대로 출력된다.That is, in the x16 mode, all 16 output pins DQ0 to DQ15 are used, and 16 bits of data are output through the 16 output pins.
한편, x8 모드 시에는 8개의 출력 핀만이 사용되며, 16개의 출력 핀(DQ0 내지 DQ15) 중에서 8개의 출력 핀(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)을 통해 8비트의 폭으로 데이터가 출력된다. 또한, x4 모드 시에는 4개의 출력 핀만만이 사용되며, 16개의 데이터 출력 핀들(DQ0 내지 DQ15)중에서 4개의 출력 핀(예를 들면, DQ2, DQ6, DQ9, DQ13)을 통해 4비트의 폭으로 데이터가 출력된다.In the x8 mode, only eight output pins are used, and eight output pins (for example, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15) among the 16 output pins DQ0 to DQ15 are used. The data is output with a width of 8 bits. In addition, in the x4 mode, only four output pins are used, and data is 4 bits wide through four output pins (for example, DQ2, DQ6, DQ9, and DQ13) among the 16 data output pins DQ0 to DQ15. Is output.
결국, 출력 모드에 따라 x4 모드 시에는 4개의 출력 핀들(예를 들면, DQ2,DQ6, DQ9, DQ13)을 통해 16비트의 데이터를 모두 출력시키고, x8 모드 시에는 8개의 출력 핀들(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)을 통해 16비트의 데이터를 모두 출력시켜야 하므로, 하나의 출력 핀에 적어도 하나 이상의 입출력 센스앰프의 출력 단자가 전기적으로 연결되어야 한다. 하지만, 하나의 출력 핀에 하나 이상의 입출력 센스앰프의 출력 단자가 직접 연결되면 오류가 발생되므로, 이를 방지하기 위하여 멀티플렉서를 이용하여 선택 신호(예를 들면, 어드레스 신호)에 의해 선택된 하나의 입출력 센스앰프의 출력 단자만을 하나의 출력 핀에 전기적으로 연결시킨다.As a result, depending on the output mode, all 16 bits of data are output through four output pins (eg, DQ2, DQ6, DQ9, and DQ13) in x4 mode, and eight output pins (eg, in x8 mode). , 16-bit data must be output through DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15). However, if one or more output terminals of one or more input / output sense amplifiers are directly connected to one output pin, an error occurs. Therefore, in order to prevent this, one input / output sense amplifier selected by a selection signal (for example, an address signal) using a multiplexer is prevented. Only output terminal of is electrically connected to one output pin.
구체적으로 예를 들면 다음과 같다.Specifically, it is as follows.
먼저, x16 모드와 x8 모드 시에만 사용되는 제1 출력 핀(DQ0)으로는, 2x1용 제1 멀티플렉서(121)로 입력된 제1 및 제8 입출력 센스앰프(iosa0 및 iosa7)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.First, the first output pin DQ0 used only in the x16 mode and the x8 mode outputs the first and eight input / output sense amplifiers iosa0 and iosa7 input to the 2x1 first multiplexer 121. The signal selected according to the mode (x16 mode, x8 mode or x4 mode) and the address signal is output.
모든 출력 모드(x16 모드, x8 모드 및 x4 모드)에서 사용되는 제3 출력 핀(DQ2)으로는, 4x1용 제2 멀티플렉서(122)로 입력된 제3 내지 제6 입출력 센스앰프(iosa2 내지 iosa6)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the third output pin DQ2 used in all output modes (x16 mode, x8 mode, and x4 mode), third to sixth input / output sense amplifiers (iosa2 to iosa6) input to the second multiplexer 122 for 4x1. The signal selected according to the output mode (x16 mode, x8 mode or x4 mode) and the address signal is output from among the output signals.
x16 모드 및 x8 모드 시에만 사용되는 제5 출력 핀(DQ4)으로는, 2x1용 제3 멀티플렉서(123)로 입력된 제4 및 제5 입출력 센스앰프(iosa3 및 iosa4)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the fifth output pin DQ4 used only in the x16 mode and the x8 mode, the output mode (the output mode of the fourth and fifth input / output sense amplifiers iosa3 and iosa4 input to the second multiplexer 123 for 2x1) may be used. x16 mode, x8 mode or x4 mode) and a signal selected according to the address signal are output.
모든 출력 모드에서 사용되는 제7 출력 핀(DQ6)으로는, 4x1용 제4 멀티플렉서(124)로 입력된 제1, 제2, 제7 및 제8 입출력 센스앰프(iosa0, iosa1, iosa6 및 iosa7)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the seventh output pin DQ6 used in all output modes, the first, second, seventh and eighth input / output sense amplifiers (iosa0, iosa1, iosa6, and iosa7) input to the fourth multiplexer 124 for 4x1. The signal selected according to the output mode (x16 mode, x8 mode or x4 mode) and the address signal is output from among the output signals.
모든 출력 모드에서 사용되는 제10 출력 핀(DQ9)으로는, 4x1용 제5 멀티플렉서(125)로 입력된 제9, 제10, 제15 및 제16 입출력 센스앰프(iosa8, iosa9, iosa14 및 iosa15)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the tenth output pin DQ9 used in all output modes, the ninth, tenth, fifteenth, and sixteenth input / output sense amplifiers (iosa8, iosa9, iosa14, and iosa15) input to the fifth multiplexer 125 for 4x1 are used. The signal selected according to the output mode (x16 mode, x8 mode or x4 mode) and the address signal is output from among the output signals.
x16 모드 및 x8 모드 시에만 사용되는 제12 출력 핀(DQ11)으로는, 2x1용 제6 멀티플렉서(126)로 입력된 제12 및 제13 입출력 센스앰프(iosa11 및 iosa12)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the twelfth output pin DQ11 used only in the x16 mode and the x8 mode, the output mode (the output mode of the twelfth and thirteenth input / output sense amplifiers iosa11 and iosa12 input to the sixth multiplexer 126 for 2x1 may be used. x16 mode, x8 mode or x4 mode) and a signal selected according to the address signal are output.
모든 출력 모드에서 사용되는 제14 출력 핀(DQ13)으로는, 4x1용 제7 멀티플렉서(127)로 입력된 제11 내지 제14 입출력 센스앰프(iosa10 내지 iosa13)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 선택된 신호가 출력된다.As the fourteenth output pin DQ13 used in all output modes, an output mode (x16 mode, among the output signals of the eleventh through fourteenth input / output sense amplifiers (iosa10 through iosa13) input to the seventh multiplexer 127 for 4x1 may be used. x8 mode or x4 mode) and a signal selected according to the address signal are output.
x16 모드 및 x8 모드 시에만 사용되는 제16 출력 핀(DQ15)으로는, 2x1용 제8 멀티플렉서(128)로 입력된 제9 및 제16 입출력 센스앰프(iosa8 및 iosa15)의 출력 신호 중에서 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라선택된 신호가 출력된다.As the sixteenth output pin DQ15 used only in the x16 mode and the x8 mode, the output mode (the output mode of the ninth and sixteenth input / output sense amplifiers (iosa8 and iosa15) input to the eighth multiplexer 128 for 2x1 may be used. x16 mode, x8 mode or x4 mode) and a signal selected according to the address signal are output.
그리고, x8 모드나 x4 모드에서는 사용되지 않고 x16 모드 시에만 사용하는 8개의 출력 핀들(예를 들면, DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12, DQ14)로는, 출력 모드(x16 모드, x8 모드 또는 x4 모드)와 어드레스 신호에 따라 제1 내지 제8 스위칭 수단(131 내지 138)을 통해, 그에 대응하는 제2, 제4, 제6, 제8, 제9, 제11, 제13 및 제15 입출력 센스앰프(iosa1, iosa3, iosa5, iosa7, iosa8, iosa10, iosa12 및 iosa14)의 출력 신호를 출력한다.In addition, the eight output pins (for example, DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12, and DQ14) which are not used in the x8 mode or the x4 mode and used only in the x16 mode may be used as the output mode (x16 mode, x8 mode or x4 mode) and the second, fourth, sixth, eighth, ninth, eleventh, and thirteenth through the first to eighth switching means 131 to 138 according to the address signal. The output signals of the fifteenth input / output sense amplifiers iosa1, iosa3, iosa5, iosa7, iosa8, iosa10, iosa12, and iosa14 are output.
상기의 동작을 통해, 출력 모드에 따라 입출력 센스앰프의 출력들이 어떠한 출력 핀을 통하여 출력되는지를 표로 나타내면 다음과 같다.Through the above operation, the output pins of the input / output sense amplifiers are output through the output pins according to the output mode as follows.
상기의 내용을 살펴보면, 어떠한 경우에는 입출력 센스 앰프(예를 들면, 제4 입출력 센스앰프)의 출력 단자가 2개의 다중 선택기(예를 들면, 제2 및 제3 다중 선택기)와 하나의 스위칭 수단(예를 들면, 제2 스위칭 수단)의 입력 단자로 연결된다. 이 경우, 입출력 센스 앰프와 연결된 글로벌 입출력(Global Input/Output; gio) 라인의 로딩(Loading)이 증가하여 gio 라인을 통해 전달되는 데이터의 속도가 저하되는 문제점이 발생된다.Referring to the above description, in some cases, an output terminal of an input / output sense amplifier (for example, a fourth input / output sense amplifier) includes two multiple selectors (for example, second and third multiple selectors) and one switching means ( For example, it is connected to the input terminal of the second switching means. In this case, the loading of the global input / output (gio) line connected to the input / output sense amplifier increases, causing a problem that the speed of data transmitted through the gio line is reduced.
한편, 다중 선택기는 4x1 멀티플렉서나 2x1 멀티플렉서로 구현되는데, 도 2에서와 같이, 4x1 멀티플렉서는 외부에서 입력되는 선택 신호(gayBD<0:3>)에 따라 동작하는 4개의 패스 게이트(PG0 내지 PG3)를 포함하며, 4개의 입력 신호(gio<0> 내지 gio<3>) 중에서 외부로부터 입력되는 선택 신호(gayBD<0:3>)에 따라 하나만을 출력한다. 예를 들면, 4개의 입력신호(gio<0> 내지 gio<3>)는 도 1에서 설명한 입출력 센스앰프의 출력 신호가 될 수 있으며, 선택 신호(gayBD<0:3>)는 어드레스 신호, 출력 모드에 관한 제어 신호 또는 이들이 논리조합된 신호가 될 수 있다. 이때, 멀티플렉서로 입력되는 선택 신호의 타이밍 스큐(Timing skew)를 정확하게 맞추는 것이 매우 중요하다.Meanwhile, the multiple selector is implemented as a 4x1 multiplexer or a 2x1 multiplexer. As shown in FIG. 2, the 4x1 multiplexer operates four pass gates PG0 to PG3 that operate according to an externally selected selection signal gayBD <0: 3>. It includes, and outputs only one in accordance with the selection signal gayBD <0: 3> input from the outside of the four input signals (gio <0> to gio <3>). For example, the four input signals gio <0> to gio <3> may be output signals of the input / output sense amplifier described with reference to FIG. 1, and the selection signals gayBD <0: 3> may be address signals or output signals. It may be a control signal relating to the mode or a signal in which they are combined. At this time, it is very important to accurately match the timing skew of the selection signal input to the multiplexer.
그리고, 상기의 구조에서는 멀티플렉서로 구현되는 다중 선택기의 개수가 많아 회로의 집적도를 높이는데 어려움이 많다.In addition, in the above structure, the number of multiple selectors implemented by the multiplexer is high, which makes it difficult to increase the degree of integration of the circuit.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록에 단순한 논리 수단만을 추가하여 출력 모드에 따라 폭이 조절된 데이터를 메인 앰프 블록에서 자체적으로 출력하고 각각의 출력 신호가 하나의 출력핀으로만 전달되도록 함으로써, 레이아웃상으로 출력핀 부근에서 차지했던 멀티플레서의 면적을 줄이고, 메인 앰프 블록에서 출력된 데이터의 로딩 부담을 줄여 회로의 동작 속도를 증가시킬 수 있는 반도체 메모리 장치 및 이를 이용한 데이터 출력 방법를 제공하는데 그 목적이 있다.Accordingly, in order to solve the above problem, the present invention adds only simple logic means to the main amplifier block for transferring data stored in a memory cell to a global input / output line, thereby automatically adjusting the data whose width is adjusted according to the output mode. Output, and each output signal is sent to only one output pin, reducing the area of the multiplexer occupied near the output pins in the layout, and reducing the loading burden of data output from the main amplifier block, thus improving the speed of circuit operation. It is an object of the present invention to provide a semiconductor memory device which can be increased and a data output method using the same.
도 1은 종래 기술에서 메인 앰프 블록의 출력단과 멀티플렉서의 입력단의 접속 관계를 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a connection relationship between an output terminal of a main amplifier block and an input terminal of a multiplexer in the prior art.
도 2는 4x1 멀티플렉서의 동작을 설명하기 위한 내부 회로도이다.2 is an internal circuit diagram for describing an operation of a 4x1 multiplexer.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.3A and 3B are circuit diagrams for describing a semiconductor memory device according to an embodiment of the present invention.
도 4는 도 3a에 도시된 메인 앰프 블록의 실시예를 설명하기 위한 상세 회로도이다.4 is a detailed circuit diagram for describing an embodiment of the main amplifier block shown in FIG. 3A.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110, 300 : 메인 앰프 블록 121 내지 128 : 멀티플렉서110, 300: main amplifier block 121 to 128: multiplexer
131 내지 138 : 스위칭 수단 141 내지 156 : 래치 수단131 to 138: switching means 141 to 156: latching means
310 : 제1 출력부 310a 내지 310p : 패스 게이트310: first output unit 310a to 310p: pass gate
320 : 제2 출력부 321 내지 324 : 제1 다중 선택부320: second output unit 321 to 324: first multi-selection unit
321a 내지 324a, 321b 내지 324b : 논리 수단321a to 324a, 321b to 324b: logic means
330 : 제3 출력부 331 내지 33d : 제2 다중 선택부330: third output unit 331 to 33d: second multi-selection unit
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 그룹으로 이루어지며, 각 그룹은 적어도 4개의 입출력 센스 앰프로 구성되고, 각 그룹의 입출력 센스 앰프는 제1, 제2 또는 제3 데이터 출력 모드에 따라 선택 신호에 의해 인에이블 되어 메모리 셀에 저장된 데이터를 출력하는 입출력 센스 앰프 블록과, 제1 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제1 데이터 출력 모드 신호에 따라 출력하는 제1 출력부와, 제2 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제2 데이터 출력 모드 신호에 따라 출력하는 제2 출력부, 및 제3 데이터 출력 모드에 따라 각 그룹에서 선택 신호에 의해 인에이블된 입출력 센스 앰프의 각 출력을 제3 데이터 출력 모드 신호에 따라 출력하는 제3 출력부를 포함한다.A semiconductor memory device according to an embodiment of the present invention is composed of a plurality of groups, each group consisting of at least four input / output sense amplifiers, and each group of input / output sense amplifiers may be in a first, second, or third data output mode. In response to the selection signal, the input / output sense amplifier block is configured to output data stored in the memory cell, and each output of the input / output sense amplifier enabled by the selection signal in each group according to the first data output mode is outputted as the first data. A first output unit for outputting according to the mode signal, and a second output unit for outputting each output of the input / output sense amplifier enabled by the selection signal in each group according to the second data output mode according to the second data output mode signal And each output of the input / output sense amplifiers enabled by the selection signal in each group according to the third and second data output modes. And a third output unit outputting the signal according to the signal.
상기에서, 입출력 센스앰프 중 선택 신호에 의해 선택되지 않은 입출력 센스앰프는 제2 또는 제3 출력부의 동작에 영향을 주지 않는 레벨의 신호를 발생시킨다.In the above, the input / output sense amplifier which is not selected by the selection signal among the input / output sense amplifiers generates a signal having a level that does not affect the operation of the second or third output unit.
제1 출력부는 제1 데이터 출력 모드 신호에 따라 다수의 입출력 센스앰프의 출력신호들을 전송하는 다수의 제1 패스 게이트를 포함한다.The first output unit includes a plurality of first pass gates that transmit output signals of the plurality of input / output sense amplifiers according to the first data output mode signal.
제2 출력부는 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 2개의 입출력 센스앰프의 출력신호만을 출력하는 다수의 다중 선택부를 포함한다. 이때, 다중 선택부는, 제2 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프에 포함된 제1 및 제2 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 제1 논리 수단, 및 제2 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프에 포함된 제3 및 제4 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 제2 논리 수단을 포함한다.The second output unit includes a plurality of multiple selection units outputting only output signals of two input / output sense amplifiers selected by a selection signal among four input / output sense amplifiers. In this case, the multi-selection unit operates according to the second data output mode signal, and outputs an output signal of the input / output sense amplifier selected by the selection signal among the first and second input / output sense amplifiers included in the four input / output sense amplifiers. Logic means and second logic means operating according to the second data output mode signal and outputting an output signal of the input / output sense amplifier selected by the selection signal among the third and fourth input / output sense amplifiers included in the four input / output sense amplifiers. It includes.
또 다른 실시예의 제2 출력부는, 제4 및 제5 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제1 논리 수단과, 제3 및 제6 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제2 논리 수단과, 제2 및 제7 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제3 논리 수단과, 제1 및 제8 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제4 논리 수단과, 제12 및 제13 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제5 논리 수단과, 제11 및 제14 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제6 논리 수단과, 제10 및 제15 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제7 논리 수단, 및 제9 및 제16 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제8논리 수단을 포함하며, 제1 내지 제8 논리 수단은 제2 데이터 출력 모드 신호에 따라 동작한다.According to another embodiment, the second output unit may include first logic means for outputting only an output signal of an input / output sense amplifier selected by the selection signal among the fourth and fifth input / output sense amplifiers, and a selection signal among the third and six input / output sense amplifiers. Second logic means for outputting only the output signal of the input / output sense amplifier selected by the second signal; third logic means for outputting only the output signal of the input / output sense amplifier selected by the selection signal of the second and seventh input / output sense amplifiers; Fourth logic means for outputting only the output signal of the input / output sense amplifier selected by the selection signal among the eight input / output sense amplifiers, and fifth outputting only the output signal of the input / output sense amplifier selected by the selection signal of the twelfth and thirteenth input / output sense amplifiers; Logic means, sixth logic means for outputting only an output signal of an input / output sense amplifier selected by the selection signal among the eleventh and fourteen input and output sense amplifiers, and tenth and fifteenth Seventh logic means for outputting only the output signal of the input / output sense amplifier selected by the selection signal among the output sense amplifiers, and eighth logic for outputting only the output signal of the input / output sense amplifier selected by the selection signal of the ninth and sixteenth input / output sense amplifiers; Means; wherein the first through eighth logic means operate according to the second data output mode signal.
이때, 논리 수단은 제2 데이터 출력 모드 신호에 따라 선택 신호에 의해 선택된 입출력 센스앰프의 출력 신호를 출력하는 난드 게이트와, 난드 게이트의 출력을 반전시키는 인버터, 및 제2 데이터 출력 모드 신호에 따라 인버터의 출력 신호를 출력하는 제2 패스 게이트를 포함한다.In this case, the logic means includes an NAND gate for outputting an output signal of an input / output sense amplifier selected by the selection signal according to the second data output mode signal, an inverter for inverting the output of the NAND gate, and an inverter according to the second data output mode signal. And a second pass gate that outputs an output signal of.
제3 출력부는 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 하나의 입출력 센스앰프의 출력신호만을 출력하는 다수의 다중 선택부를 포함한다. 이때, 다중 선택부는, 제3 데이터 출력 모드 신호에 따라 동작하며, 4개의 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호를 출력하는 논리 수단을 포함한다.The third output unit includes a plurality of multiple selection units outputting only an output signal of one input / output sense amplifier selected by the selection signal among the four input / output sense amplifiers. In this case, the multi-selection unit operates according to the third data output mode signal and includes logic means for outputting an output signal of the input / output sense amplifier selected by the selection signal among the four input / output sense amplifiers.
또 다른 실시예의 제3 출력부는, 제3 내지 제6 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제1 논리 수단과, 제1, 제2, 제7 및 제8 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제2 논리 수단과, 제11 내지 제14 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제3 논리 수단, 및 제9, 제10, 제15 및 제16 입출력 센스앰프 중 선택 신호에 의해 선택된 입출력 센스앰프의 출력신호만을 출력하는 제4 논리 수단을 포함하며, 제1 내지 제4 논리 수단은 제3 데이터 출력 모드 신호에 따라 동작한다.In another embodiment, the third output unit includes first logic means for outputting only an output signal of an input / output sense amplifier selected by a selection signal among the third to sixth input / output sense amplifiers, and first, second, seventh and eighth input / output signals. Second logic means for outputting only the output signal of the input / output sense amplifier selected by the selection signal among the sense amplifiers, and third logic means for outputting only the output signal of the input / output sense amplifier selected by the selection signal among the eleventh through 14th input / output sense amplifiers. And fourth logic means for outputting only an output signal of an input / output sense amplifier selected by the selection signal among the ninth, tenth, fifteenth and sixteenth input / output sense amplifiers, wherein the first to fourth logic means comprise third data. It operates according to the output mode signal.
논리 수단은 제3 데이터 출력 모드 신호에 따라 선택 신호에 의해 선택된 입출력 센스앰프의 출력 신호를 출력하는 난드 게이트와, 난드 게이트의 출력을 반전시키는 인버터, 및 제3 데이터 출력 모드 신호에 따라 인버터의 출력 신호를 출력하는 제3 패스 게이트를 포함한다.The logic means includes an NAND gate for outputting the output signal of the input / output sense amplifier selected by the selection signal in accordance with the third data output mode signal, an inverter for inverting the output of the NAND gate, and an output of the inverter in accordance with the third data output mode signal. And a third pass gate for outputting a signal.
한편, 상기에서 제1 출력부의 출력 신호들은 전체 출력 핀을 통해 각각 출력되고, 제2 출력부의 출력 신호들은 전체 출력 핀 중 제1 출력 핀 그룹을 통해 출력되고, 제3 출력부의 출력 신호들은 제1 출력 핀 그룹 중 제2 출력 핀 그룹을 통해 출력된다.Meanwhile, in the above, output signals of the first output unit are respectively output through all output pins, output signals of the second output unit are output through the first output pin group among all output pins, and output signals of the third output unit are first It is output through the second output pin group of the output pin group.
전체 출력 핀에는 제1, 제2 또는 제3 데이터 출력 모드 신호에 따라 동작하는 다수의 패스 게이트들이 각각 접속되며, 다수의 패스 게이트들 중 제1 출력핀 그룹에 접속된 패스 게이트들은 제2 데이터 출력 모드 신호에 따라 동작하고, 그 중 제2 출력핀 그룹에 접속된 패스 게이트들은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀에 접속된 패스 게이트들은 제1 데이터 출력 모드 신호에 따라 동작하여, 제1, 제2 또는 제3 출력부의 출력 신호를 출력 핀으로 전달한다.A plurality of pass gates operating in accordance with the first, second or third data output mode signal are connected to all output pins, and pass gates connected to the first output pin group among the plurality of pass gates are second data outputs. The pass gates connected to the second output pin group always operate regardless of the output mode, and the pass gates connected to the other output pins operate according to the first data output mode signal. The output signal of the first, second or third output unit is transferred to the output pin.
다수의 패스 게이트와 출력 핀들 사이에 접속된 다수의 래치 수단들이 더 포함될 수 있다. 래치 수단들 중 제1 출력핀 그룹에 접속된 래치 수단들은 제1 및 제2 데이터 출력 모드 시에 제1 또는 제2 데이터 출력 모드 신호에 따라 동작하고, 그 중 제2 출력핀 그룹에 접속된 래치 수단들은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀에 접속된 래치 수단들은 제1 데이터 출력 모드 신호에 따라 제1 데이터 출력 모드 시에만 동작하여, 제1, 제2 또는 제3 출력부의 출력 신호를 저장하고 출력핀으로 전달한다.A plurality of latch means may be further included connected between the plurality of pass gates and the output pins. The latch means connected to the first output pin group among the latch means operates in accordance with the first or second data output mode signal in the first and second data output modes, among which the latch is connected to the second output pin group. The means always operate irrespective of the output mode, and the latch means connected to the other output pins operate only in the first data output mode in accordance with the first data output mode signal, thereby outputting the first, second or third output portion. Save the signal and send it to the output pin.
본 발명의 실시예에 따른 반도체 메모리 장치의 데이터 출력 방법은 메모리 어레이로부터의 데이터를 출력하기 위해 제공된 다수의 입출력 센스 앰프를 4개씩 그룹핑하고 제1, 제2, 또는 제3 데이터 출력 모드에 따라 각 그룹의 입출력 센스앰프들이 선택적으로 인에이블되도록 하는 단계와, 각 그룹에서 인에이블된 입출력 센스앰프들의 각 출력을 제1, 제2, 또는 제3 데이터 출력 모드에 따라 출력하는 단계를 포함한다.In the data output method of the semiconductor memory device according to the embodiment of the present invention, a plurality of input / output sense amplifiers provided for outputting data from the memory array are grouped by four and each according to the first, second, or third data output modes. Selectively enabling the input / output sense amplifiers of the group and outputting respective outputs of the input / output sense amplifiers enabled in each group according to the first, second, or third data output modes.
제1 데이터 출력 모드 시에는 각 그룹마다 모든 입출력 센스 앰프가 인에이블되어 데이터가 x16 모드로 출력된다.In the first data output mode, all input / output sense amplifiers are enabled for each group, and data is output in the x16 mode.
제2 데이터 출력 모드 시에는 각 그룹마다 4개의 입출력 센스 앰 프 중에서 2개의 입출력 센스 앰프가 인에이블되어 데이터가 x8 모드로 출력된다.In the second data output mode, two input / output sense amplifiers among four input / output sense amplifiers are enabled for each group, and data is output in the x8 mode.
제3 데이터 출력 모드 시에는 각 그룹마다 4개의 입출력 센스 앰 프 중에서 1개의 입출력 센스 앰프가 인에이블되어 데이터가 x4 모드로 출력된다.In the third data output mode, one input / output sense amplifier is enabled among four input / output sense amplifiers for each group, and data is output in the x4 mode.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 4는 도 3a에 도시된 메인 앰프 블록의 실시예를 설명하기 위한 상세 회로도이다.3A and 3B are circuit diagrams for describing a semiconductor memory device according to an embodiment of the present invention. 4 is a detailed circuit diagram for describing an embodiment of the main amplifier block shown in FIG. 3A.
도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록(300)은 다수의 입출력 센스앰프(iosa0 내지 iosa15)와, 제1 출력부(310), 제2 출력부(320) 및 제3 출력부(330)를 포함한다.3A and 3B, a main amplifier block 300 for transferring data stored in a memory cell to a global input / output line in a semiconductor memory device according to an embodiment of the present invention may include a plurality of input / output sense amplifiers (iosa0 to iosa15). , A first output unit 310, a second output unit 320, and a third output unit 330.
상기에서, 입출력 센스앰프들(iosa0 내지 iosa15)은 로컬 입출력 라인(lio<0:15> 내지 liob<0:15>)을 통해 메모리 셀에 저장된 데이터를 판별하여 출력한다. 한편, 입출력 센스앰프들(iosa0 내지 iosa15)은 출력 모드(x16 모드, x8 모드 또는 x4 모드)에 따라 선택 신호(gayBD<0:3>)에 의해 데이터의 출력 여부가 결정된다. 예를 들어, 출력 모드가 데이터의 출력폭이 16비트인 x16 모드(이하, '제1 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 모든 입출력 센스앰프(iosa0 내지 iosa15)가 데이터를 출력한다. 데이터의 출력폭이 8비트인 x8 모드(이하, '제2 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 8개의 입출력 센스앰프만이 데이터를 출력하며, 나머지 입출력 센스앰프들은 출력 단자에 접속된 회로의 동작에 영향을 주지 않는 레벨의 신호를 출력한다. 데이터의 출력폭이 4비트인 x4 모드(이하, '제3 데이터 출력 모드'라 함)인 경우에는, 선택 신호에 의해 4개의 입출력 센스앰프만이 데이터를 출력하며, 나머지 입출력 센스앰프들은 출력 단자에 접속된 회로의 동작에 영향을 주지 않는 레벨의 신호를 출력한다. 이때, 선택 신호는 어드레스 신호가 될 수도 있으며, 입출력 센스앰프들은 선택 신호에 따라 데이터를 출력하는 순서가 차례로 변한다.In the above, the input / output sense amplifiers iosa0 to iosa15 determine and output data stored in the memory cell through the local input / output lines lio <0:15> to liob <0:15>. Meanwhile, whether the input / output sense amplifiers iosa0 to iosa15 output data is determined by the selection signal gayBD <0: 3> according to the output mode (x16 mode, x8 mode, or x4 mode). For example, when the output mode is an x16 mode in which the output width of the data is 16 bits (hereinafter, referred to as a 'first data output mode'), all the input / output sense amplifiers (iosa0 to iosa15) may select data by the selection signal. Output In the case of x8 mode (hereinafter, referred to as 'second data output mode') in which the data output width is 8 bits, only eight input / output sense amplifiers output data by the selection signal, and the remaining input / output sense amplifiers are output terminals. Outputs a signal at a level that does not affect the operation of the circuit connected to the circuit. In the case of x4 mode (hereinafter, referred to as 'third data output mode') in which the output width of data is 4 bits, only four input / output sense amplifiers output data by the selection signal, and the remaining input / output sense amplifiers output terminals. Outputs a signal at a level that does not affect the operation of the circuit connected to the circuit. In this case, the selection signal may be an address signal, and the input / output sense amplifiers change the order of outputting data in accordance with the selection signal.
제1 출력부(310)는 제1 데이터 출력 모드 신호(x16)에 따라 동작하며, 제1 데이터 출력 모드 시 다수의 입출력 센스앰프(iosa0 내지 iosa15)의 출력신호들을 전체 출력핀(DQ0 내지 DQ15)으로 각각 전송한다. 이로써, 제1 데이터 출력 모드 시 메모리 셀에 저장된 데이터가 제1 출력부(310)를 통해 16비트로 출력된다.The first output unit 310 operates according to the first data output mode signal x16, and outputs the output signals of the plurality of input / output sense amplifiers iosa0 to iosa15 in the first data output mode in the entire output pins DQ0 to DQ15. Send each one. As a result, data stored in the memory cell in the first data output mode is output in 16 bits through the first output unit 310.
이러한 제1 출력부(310)는, 예로써 도 3a 및 도 4에 도시된 바와 같이, 제1 데이터 출력 모드 신호(x16)에 따라 구동되는 패스 게이트들(310a 내지 310p)을 제1 내지 제16 입출력 센스앰프(iosa0 내지 iosa15)의 출력 단자에 각각 접속하는 방법으로 구현할 수 있다.For example, as illustrated in FIGS. 3A and 4, the first output unit 310 may pass through the pass gates 310a to 310p driven according to the first data output mode signal x16. It can be implemented by connecting to the output terminals of the input and output sense amplifiers (iosa0 to iosa15), respectively.
제2 출력부(320)는 제2 데이터 출력 모드 신호(x8)에 따라 동작하며, 제2 데이터 출력 모드 시 다수의 입출력 센스앰프들(iosa0 내지 iosa15) 중 선택 신호(예를 들면, 도 4의 gayBD<0:3>)에 따라 선택된 8개의 입출력 센스앰프의 출력 신호만을 제1 출력핀 그룹(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)으로 각각 전송한다. 이로써, 제2 데이터 출력 모드 시 메모리 셀에 저장된 데이터가 제2 출력부(320)를 통해 8비트로 출력된다.The second output unit 320 operates according to the second data output mode signal x8, and selects one of a plurality of input / output sense amplifiers iosa0 to iosa15 in the second data output mode (for example, FIG. 4). Only output signals of the eight input / output sense amplifiers selected according to gayBD <0: 3> are transmitted to the first output pin group (for example, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15). Thus, data stored in the memory cell in the second data output mode is output through 8 bits through the second output unit 320.
이러한 제2 출력부(320)는, 도 3a 및 도 4에서와 같이, 제2 데이터 출력 모드 신호(x8)에 따라 구동되며 4개의 입출력 센스앰프마다 선택 신호(gayBD<0:3>)에 의해 선택된 2개의 입출력 센스앰프의 출력신호만을 선별하여 제1 출력핀 그룹(예를 들면, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 해당 출력핀으로 전달하는 제1 다중 선택부(321 내지 324)를 이용하여 구현할 수 있다.As shown in FIGS. 3A and 4, the second output unit 320 is driven according to the second data output mode signal x8 and is selected by the selection signals gayBD <0: 3> for every four input / output sense amplifiers. A first multiple selector which selects only the output signals of the two selected input / output sense amplifiers and transfers them to the corresponding output pins among the first output pin group (for example, DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15) 321 to 324 may be implemented.
구체적인 실시예로써, 제1 다중 선택부(예를 들면, 321)는 2개의 논리 수단(321a 및 321b)으로 구현할 수 있다. 여기서, 제1 논리 수단(321a)은 인에이블 신호로 입력되는 제2 데이터 출력 모드 신호(x8)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 제4 또는 제5 입출력 센스앰프(iosa3 및 iosa4)의 출력 신호를 논리 조합하여 출력한다. 제2 논리 수단(321b)은 인에이블 신호로 입력되는 제2 데이터 출력 모드 신호(x8)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 제3 또는 제6 입출력 센스앰프(iosa2 및 iosa5)의 출력 신호를 논리 조합하여 출력한다.In a specific embodiment, the first multi-selection unit (eg, 321) may be implemented by two logic means 321a and 321b. Here, the first logic means 321a is configured by the second data output mode signal x8 inputted as the enable signal and the selection signals gayBD <0: 3> among the four input / output sense amplifiers iosa2 to iosa5. The output signals of the selected fourth or fifth input / output sense amplifiers iosa3 and iosa4 are logically combined and output. The second logic means 321b is a second data output mode signal x8 input as an enable signal and a first signal selected by the selection signals gayBD <0: 3> from the four input / output sense amplifiers iosa2 to iosa5. The output signals of the third or sixth input / output sense amplifiers iosa2 and iosa5 are logically combined and output.
한편, 이러한 논리 수단(예를 들면, 321a)은 입출력 센스앰프(예를 들면, iosa3 및 iosa4)의 출력 신호와 제2 데이터 출력 모드 신호(x8)가 입력되는 난드 게이트(N321a)와, 난드 게이트(N321a)의 출력을 반전시키는 인버터(I321a), 및 제2 데이터 출력 모드 신호(x8)에 따라 인버터(I321a)의 출력 신호를 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 핀으로 전달하는 제2 패스 게이트(P321a)를 이용하여 구현할 수 있다.On the other hand, the logic means (for example, 321a) is the NAND gate (N321a) to which the output signal of the input and output sense amplifiers (for example, iosa3 and iosa4) and the second data output mode signal (x8) is input, the NAND gate The inverter I321a for inverting the output of the N321a and the output signal of the inverter I321a according to the second data output mode signal x8 receive the first output pin group DQ0, DQ2, DQ4, DQ6, DQ9, and DQ11. , DQ13 and DQ15 may be implemented using a second pass gate P321a that is transferred to one of the pins.
제2 출력부(320)의 동작 설명은 다음과 같다.The operation of the second output unit 320 is as follows.
제2 데이터 출력 모드(x8 모드) 시 제4 및 제5 입출력 센스앰프(iosa3 및 iosa4)의 경우 선택 신호에 의해 하나의 입출력 센스앰프(예를 들면, iosa3)가 선택되면, 선택된 입출력 센스앰프(iosa3)는 메모리 셀에 저장된 데이터를 출력하고, 선택되지 않은 입출력 센스앰프(iosa4)는 하이 레벨의 신호를 출력한다. 이때, 제1다중 선택부(321a)의 난드 게이트(N321a)는 제2 데이터 출력 모드 신호(x8)에 의해 인에이블되고, 제5 입출력 센스앰프(iosa4)의 하이 레벨 신호에 상관없이 제4 입출력 센스앰프(iosa3)의 데이터를 반전시켜 출력한다. 반전된 데이터는 인버터(I321a)에 의해 원래 데이터로 다시 반전된다. 인버터(I321a)에 의해 복구된 데이터는, 제2 데이터 출력 모드 신호(x8)에 의해 동작하는 제2 패스 게이트(P321a)를 통해 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 출력핀(예를 들면, DQ4)으로 전달된다. 이러한 동작을 통해, 선택 신호에 의 선택된 나머지 입출력 센스앰프로부터 출력되는 데이터들도 나머지 다중 선택부들(322a 내지 324a, 321b 내지 324b)을 통해 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15) 중 어느 하나의 핀으로 각각 전달된다. 이로써, 제2 데이터 출력 모드 신호(x8)에 의해 8비트의 데이터가 출력된다.In case of the fourth and fifth input / output sense amplifiers iosa3 and iosa4 in the second data output mode (x8 mode), if one input / output sense amplifier (eg, iosa3) is selected by the selection signal, the selected input / output sense amplifier ( iosa3 outputs data stored in the memory cell, and the unselected input / output sense amplifier iosa4 outputs a high level signal. In this case, the NAND gate N321a of the first multiple selector 321a is enabled by the second data output mode signal x8 and irrespective of the high level signal of the fifth input / output sense amplifier iosa4. The data of the sense amplifier iosa3 is inverted and output. The inverted data is inverted back to the original data by the inverter I321a. The data recovered by the inverter I321a is transferred to the first output pin group DQ0, DQ2, DQ4, DQ6, DQ9, and DQ11 through the second pass gate P321a operated by the second data output mode signal x8. , DQ13, DQ15) to one of the output pin (for example, DQ4). Through this operation, the data output from the remaining selected input / output sense amplifiers to the selection signal are also output through the first output pin group DQ0, DQ2, DQ4, DQ6, and DQ9 through the remaining multiple selection units 322a to 324a, 321b to 324b. , DQ11, DQ13, and DQ15). As a result, 8-bit data is output by the second data output mode signal x8.
제3 출력부(330)는 제3 데이터 출력 모드 신호(x4)에 따라 동작하며, 제3 데이터 출력 모드 시 다수의 입출력 센스앰프들(iosa0 내지 iosa15) 중 선택 신호에 따라 선택된 4개의 입출력 센스앰프의 출력 신호만을 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9, DQ13)으로 각각 전송한다. 이로써, 제3 데이터 출력 모드 시 제3 출력부(330)를 통해 메모리 셀에 저장된 데이터가 4비트로 출력된다.The third output unit 330 operates according to the third data output mode signal x4, and four input / output sense amplifiers selected according to a selection signal among the plurality of input / output sense amplifiers iosa0 to iosa15 in the third data output mode. Only the output signal of is transmitted to the second output pin group (for example, DQ2, DQ6, DQ9, and DQ13). As a result, the data stored in the memory cell is output as 4 bits through the third output unit 330 in the third data output mode.
이러한 제3 출력부(330)는, 도 3a에서와 같이, 제3 데이터 출력 모드 신호에 따라 구동되며 4개의 입출력 센스앰프마다 선택 신호에 의해 선택된 1개의 입출력 센스앰프의 출력신호만을 선별하여 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9,DQ13)으로 전달하는 제2 다중 선택부들(331 내지 33d)을 이용하여 구현할 수 있다.The third output unit 330 is driven according to the third data output mode signal as shown in FIG. 3A, and selects only the output signals of one input / output sense amplifier selected by the selection signal for each of the four input / output sense amplifiers. The second multi selectors 331 to 33d may be implemented to transmit to an output pin group (for example, DQ2, DQ6, DQ9, and DQ13).
구체적인 실시예로써, 제2 다중 선택부(예를 들면, 331)는 1개의 논리 수단으로 구현할 수 있다. 여기서, 제1 논리 수단(도 4의 331)은 인에이블 신호로 입력되는 제3 데이터 출력 모드 신호(x4)와, 4개의 입출력 센스앰프(iosa2 내지 iosa5) 중 선택 신호(gayBD<0:3>)에 의해 선택된 하나의 입출력 센스앰프의 출력 신호를 논리 조합하여 출력한다.In a specific embodiment, the second multi selector (eg, 331) may be implemented by one logic means. Here, the first logic means 331 of FIG. 4 includes a third data output mode signal x4 input as an enable signal and a selection signal gayBD <0: 3> among four input / output sense amplifiers iosa2 to iosa5. Logical output of the output signal of one input / output sense amplifier selected by "
한편, 이러한 논리 수단은 입출력 센스앰프(예를 들면, iosa2 내지 iosa5)의 출력 신호와 제3 데이터 출력 모드 신호(x4)가 입력되는 난드 게이트(N331)와, 난드 게이트(N331)의 출력을 반전시키는 인버터(I331), 및 제3 데이터 출력 모드 신호(x4)에 따라 인버터(I331)의 출력 신호를 제2 출력핀 그룹(예를 들면, DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 핀으로 전달하는 제3 패스 게이트(P331)를 이용하여 구현할 수 있다.Meanwhile, the logic means inverts the outputs of the input and output sense amplifiers (for example, iosa2 to iosa5) and the NAND gate N331 to which the third data output mode signal x4 is input and the output of the NAND gate N331. The output signal of the inverter I331 to one of the second output pin groups (for example, DQ2, DQ6, DQ9, and DQ13) according to the inverter I331 and the third data output mode signal x4. The third pass gate P331 may be implemented.
제3 출력부(330)의 동작 설명은 다음과 같다.The operation of the third output unit 330 is as follows.
제3 데이터 출력 모드(x4 모드) 시 제3 내지 제6 입출력 센스앰프(iosa2 및 iosa5)의 경우 선택 신호에 의해 하나의 입출력 센스앰프(예를 들면, iosa2)가 선택되면 선택된 입출력 센스앰프(iosa2)는 메모리 셀에 저장된 데이터를 출력하고, 선택되지 않은 입출력 센스앰프(iosa3 내지 iosa5)는 하이 레벨의 신호를 출력한다. 이때, 제2 다중 선택부(331)의 난드 게이트(N331)는 제3 데이터 출력 모드 신호(x4)에 의해 인에이블되고, 제4 내지 제6 입출력 센스앰프(iosa3 내지 iosa5)의 하이 레벨 신호에 상관없이 제3 입출력 센스앰프(iosa2)의 데이터를 반전시켜 출력한다. 반전된 데이터는 인버터(I331)에 의해 원래 데이터로 다시 반전된다. 인버터(I331)에 의해 복구된 데이터는, 제3 데이터 출력 모드 신호(x4)에 의해 동작하는 제3 패스 게이트(P331)를 통해 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 출력핀(DQ2)으로 전달된다. 이러한 동작을 통해, 선택 신호에 의해 선택된 나머지 입출력 센스앰프로부터 출력되는 데이터들도 나머지 다중 선택부들(332 내지 33d)을 통해 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13) 중 어느 하나의 핀으로 각각 전달된다. 이로써, 제3 데이터 출력 모드 신호(x4)에 의해 4비트의 데이터가 출력된다.In the third to sixth input / output sense amplifiers iosa2 and iosa5 in the third data output mode (x4 mode), if one input / output sense amplifier (eg, iosa2) is selected by the selection signal, the selected input / output sense amplifier (iosa2) is selected. ) Outputs data stored in the memory cell, and the unselected input / output sense amplifiers iosa3 to iosa5 output high-level signals. In this case, the NAND gate N331 of the second multiple selector 331 is enabled by the third data output mode signal x4 and is connected to the high level signals of the fourth to sixth input / output sense amplifiers iosa3 to iosa5. Regardless, the data of the third input / output sense amplifier iosa2 is inverted and output. The inverted data is inverted back to the original data by the inverter I331. The data recovered by the inverter I331 is any one of the second output pin groups DQ2, DQ6, DQ9 and DQ13 through the third pass gate P331 operated by the third data output mode signal x4. It is delivered to the output pin of DQ2. Through this operation, data output from the remaining input / output sense amplifiers selected by the selection signal may also be pins of any one of the second output pin groups DQ2, DQ6, DQ9, and DQ13 through the remaining multiple selection units 332 to 33d. Is passed to each. As a result, 4-bit data is output by the third data output mode signal x4.
이렇듯, 메인 앰프 블록(300)에 포함된 제1 출력부(310), 제2 출력부(320) 또는 제3 출력부(330)로부터 출력된 데이터는 각각 출력 모드에 맞는 폭으로 해당 출력핀 그룹을 통해 외부로 출력된다.As such, the data output from the first output unit 310, the second output unit 320, or the third output unit 330 included in the main amplifier block 300 has a width corresponding to the output mode, respectively. It is output to the outside through.
이때, 도 3b를 참조하면, 출력 모드 신호(x16, x8 또는 x4)에 따라 동작하는 래치 수단(350a 내지 350p)을 출력핀(DQ0 내지 DQ15)에 각각 접속하여, 출력 모드에 따라 제1, 제2 또는 제3 출력부(310, 302 또는 330)로부터 출력된 데이터를 래치하고 출력 모드에 맞게 출력핀을 통해 외부로 출력시킬 수 있다.In this case, referring to FIG. 3B, the latch means 350a to 350p operating in accordance with the output mode signal x16, x8 or x4 are connected to the output pins DQ0 to DQ15, respectively. The data output from the second or third output unit 310, 302 or 330 may be latched and output to the outside through the output pin in accordance with the output mode.
이러한 래치 수단(350a 내지 350p)들 중 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)에 접속된 래치 수단들(350a, 350c, 350e, 350g, 350j, 350l, 350n 및 350p)은 제2 데이터 출력 모드 시에 제2 데이터 출력 모드 신호(x8)에 따라 동작한다. 제1 출력핀 그룹 중 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13)에 접속된 래치 수단들(350c, 350g, 350j 및 350n)은 출력 모드에 상관없이항상 동작하며, 그 외의 출력핀(DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12 및 DQ14)에 접속된 래치 수단들(350b, 350d, 350f, 350h, 350i, 350k, 350m, 350o)은 제1 데이터 출력 모드 신호(x16)에 따라 상기 제1 데이터 출력 모드 시에만 동작한다. 상기의 래치 수단(350a 내지 350p)을 통해, 각 출력 모드 마다 데이터는 사용되는 출력핀으로만 출력되고, 사용되지 않는 출력핀들은 플로팅 상태가 된다.Of the latch means 350a to 350p, the latch means 350a, 350c, 350e, 350g, 350j, 350l connected to the first output pin group DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15. , 350n and 350p operate according to the second data output mode signal x8 in the second data output mode. The latch means 350c, 350g, 350j, and 350n connected to the second output pin group DQ2, DQ6, DQ9, and DQ13 of the first output pin group always operate regardless of the output mode, and other output pins ( The latch means 350b, 350d, 350f, 350h, 350i, 350k, 350m, 350o connected to DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12 and DQ14 are connected to the first data output mode signal x16. Therefore, it operates only in the first data output mode. Through the latch means 350a to 350p, data is output only to the output pins used in each output mode, and the unused output pins are in a floating state.
한편, 메인 앰프 블록과 래치 수단들(350a 내지 350p) 사이에는, 메인 앰프 블록에서 출력되는 데이터들의 동기를 맞춰주기 위하여, 출력 모드 신호에 따라 동작하는 제4 패스 게이트들(340a 내지 340p)을 각각 설치할 수도 있다.On the other hand, between the main amplifier block and the latch means 350a to 350p, in order to synchronize the data output from the main amplifier block, the fourth pass gates 340a to 340p operating according to the output mode signal, respectively. It can also be installed.
이때, 제4 패스 게이트들(340a 내지 340p) 중 제1 출력핀 그룹(DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, DQ15)에 접속된 제4 패스 게이트들(340a, 340c, 340e, 340g, 340j, 340l, 340n 및 340p)은 제2 데이터 출력 모드 시에 제2 데이터 출력 모드 신호(x8)에 따라 동작하고, 그 중 제2 출력핀 그룹(DQ2, DQ6, DQ9, DQ13)에 접속된 제4 패스 게이트들(340c, 340g, 340j 및 340n)은 출력 모드에 상관없이 항상 동작하며, 그 외의 출력핀(DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12 및 DQ14)에 접속된 제4 패스 게이트들(340b, 340d, 340f, 340h, 340i, 340k, 340m, 340o)은 제1 데이터 출력 모드 신호(x16)에 따라 제1 데이터 출력 모드 시에만 동작하여, 제1, 제2 또는 제3 출력부(310, 320 또는 330)의 출력 신호를 전달한다. 상기의 래치 수단(340a 내지 340p)을 통해, 각 출력 모드 마다 사용되는 출력핀에 접속된 래치 수단으로만 데이터가 전달되고, 사용되지 않는 출력핀에 접속된 래치 수단으로는 데이터가 전달되지 않는다.In this case, the fourth pass gates 340a, 340c, 340e, which are connected to the first output pin group DQ0, DQ2, DQ4, DQ6, DQ9, DQ11, DQ13, and DQ15 among the fourth pass gates 340a through 340p. 340g, 340j, 340l, 340n and 340p operate in accordance with the second data output mode signal x8 in the second data output mode, and are connected to the second output pin group DQ2, DQ6, DQ9 and DQ13. The fourth pass gates 340c, 340g, 340j, and 340n are always operated regardless of the output mode, and are connected to the other output pins DQ1, DQ3, DQ5, DQ7, DQ8, DQ10, DQ12, and DQ14. The four pass gates 340b, 340d, 340f, 340h, 340i, 340k, 340m, and 340o operate only in the first data output mode in accordance with the first data output mode signal x16, so that the first, second or second 3 Outputs the output signal of the output unit 310, 320 or 330. Through the latch means 340a to 340p, data is transmitted only to the latch means connected to the output pin used for each output mode, and data is not transmitted to the latch means connected to the unused output pin.
상술한 바와 같이, 본 발명은 메모리 셀에 저장된 데이터를 글로벌 입출력 라인으로 전달하는 메인 앰프 블록에 단순한 논리 수단만을 추가함으로써, 출력 모드에 따라 데이터 폭을 메인 앰프 블록에서 자체적으로 조절하여 출력할 수 있다. 따라서, 종래에 출력핀에 설치되었던 멀티플렉서들을 생략할 수 있기 때문에, 레이아웃 상으로 출력핀 부근에서 차지했던 멀티플레서의 면적을 줄일 수 있다.As described above, according to the present invention, by adding only a simple logic means to a main amplifier block for transferring data stored in a memory cell to a global input / output line, the data width may be adjusted by the main amplifier block according to an output mode and output. . Therefore, since the multiplexers previously installed on the output pin can be omitted, the area of the multiplexer occupied near the output pin on the layout can be reduced.
또한, 종래에는 메인 앰프 불록에서 출력된 데이터가 많게는 두개의 멀티플렉서와 하나의 패스 게이트로 전달되기 때문에 데이터의 로딩(Loading) 부담으로 인하여 데이터의 전달 속도가 저하되었다. 하지만, 본 발명에서는 메인 앰프 블록에서 출력된 데이터가 하나의 출력핀으로만 전달되기 때문에, 데이터의 로딩 부담을 줄여 회로의 동작 속도를 증가시킬 수 있다.In addition, since the data output from the main amplifier block is transmitted to two multiplexers and one pass gate in the related art, the data transfer speed is reduced due to the loading load of the data. However, in the present invention, since the data output from the main amplifier block is transferred to only one output pin, the operation speed of the circuit can be increased by reducing the data loading burden.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042424A KR100494323B1 (en) | 2003-06-27 | 2003-06-27 | Semiconductor memory apparatus and a method of outputting data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042424A KR100494323B1 (en) | 2003-06-27 | 2003-06-27 | Semiconductor memory apparatus and a method of outputting data |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050003529A true KR20050003529A (en) | 2005-01-12 |
| KR100494323B1 KR100494323B1 (en) | 2005-06-10 |
Family
ID=37218606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0042424A KR100494323B1 (en) | 2003-06-27 | 2003-06-27 | Semiconductor memory apparatus and a method of outputting data |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100494323B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757925B1 (en) * | 2006-04-05 | 2007-09-11 | 주식회사 하이닉스반도체 | Apparatus for data output of semiconductor memory and control method of the same |
| KR100956783B1 (en) * | 2008-10-14 | 2010-05-12 | 주식회사 하이닉스반도체 | Semiconductor Memory Apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890046B1 (en) | 2007-06-27 | 2009-03-25 | 주식회사 하이닉스반도체 | I/O Line Select Circuit and Semiconductor Device using the same |
-
2003
- 2003-06-27 KR KR10-2003-0042424A patent/KR100494323B1/en not_active IP Right Cessation
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100757925B1 (en) * | 2006-04-05 | 2007-09-11 | 주식회사 하이닉스반도체 | Apparatus for data output of semiconductor memory and control method of the same |
| US7505351B2 (en) | 2006-04-05 | 2009-03-17 | Hynix Semiconductor Inc. | Data output circuit of semiconductor memory apparatus and method of controlling the same |
| US7715254B2 (en) | 2006-04-05 | 2010-05-11 | Hynix Semiconductor Inc. | Data output circuit of semiconductor memory apparatus and method of controlling the same |
| KR100956783B1 (en) * | 2008-10-14 | 2010-05-12 | 주식회사 하이닉스반도체 | Semiconductor Memory Apparatus |
| US7983095B2 (en) | 2008-10-14 | 2011-07-19 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
| US8270229B2 (en) | 2008-10-14 | 2012-09-18 | Hynix Semiconductor Inc. | Semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100494323B1 (en) | 2005-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6457141B1 (en) | Semiconductor device with embedded memory cells | |
| US7499364B2 (en) | Multi-port semiconductor memory device and signal input/output method therefor | |
| US6847576B2 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| US6396766B1 (en) | Semiconductor memory architecture for minimizing input/output data paths | |
| US6323664B1 (en) | Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level | |
| JP3822367B2 (en) | Semiconductor memory device and test method using direct access mode test | |
| JP3588075B2 (en) | Integrated circuit and test method for the integrated circuit | |
| US6502214B1 (en) | Memory test circuit | |
| KR100464436B1 (en) | Circuit and method for transforming data input output format in parallel bit test | |
| KR100494323B1 (en) | Semiconductor memory apparatus and a method of outputting data | |
| US6097664A (en) | Multi-port SRAM cell array having plural write paths including for writing through addressable port and through serial boundary scan | |
| US6601197B1 (en) | Semiconductor memory device | |
| CN111696595A (en) | Semiconductor device with a plurality of semiconductor chips | |
| US7151699B2 (en) | Semiconductor memory device | |
| US7031201B2 (en) | Semiconductor memory device with late write function and data input/output method therefor | |
| KR20050011318A (en) | Semiconductor memory device including data input output circuit operated according to DQ interleaved data access test method and data input output method thereof | |
| KR100194201B1 (en) | Test circuit of semiconductor memory device | |
| TWI753811B (en) | Chip testing apparatus and system | |
| KR100904479B1 (en) | Semiconductor Memory Device and Method of receiving address of same | |
| JPH08235898A (en) | Semiconductor device | |
| US6148413A (en) | Memory under test programming and reading device | |
| US8310881B2 (en) | Semiconductor device testing memory cells and test method | |
| KR0164397B1 (en) | Multi-bit test circuit of semiconductor memory device having data changing circuit | |
| KR100412993B1 (en) | Synchronous semiconductor memory device | |
| KR20010028416A (en) | Semiconductor input circuit comprising common pads |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |