KR20050002425A - Method of ion implantation for controlling a threshold voltage in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 문턱 전압 조절을 위한 이온 주입 방법에 관한 것으로, 특히 문턱 전압을 조절하기 위한 이온 주입에 의해 반도체 기판에 발생될 수 있는 손상이나 간극(Interstitial) 생성을 억제하기 위한 반도체 소자의 문턱 전압조절을 위한 이온 주입 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ion implantation method for adjusting a threshold voltage of a semiconductor device, and more particularly to a semiconductor device for suppressing damage or interstitial generation that may occur in a semiconductor substrate by ion implantation for adjusting a threshold voltage. It relates to an ion implantation method for controlling the threshold voltage.
최근 들어, 소자의 집적도가 높아짐에 따라, 플래시 소자를 구현함에 있어서, 소자 분리막을 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 형성하고 있다. 플래시 소자의 제조 방법을 간략하게 설명하면 다음과 같다.Recently, as the degree of integration of devices increases, the device isolation layer is formed by a self-aligned shallow trench isolation (SA-STI) method in implementing a flash device. The manufacturing method of a flash device is briefly described as follows.
먼저, 이온 주입 공정으로 웰을 형성하고, 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성한 후, 트렌치 식각 공정으로 소자 분리 영역에 트렌치를 형성한다. 이어서, 트렌치를 절연물질로 매립하여 소자 분리막을 형성한다. 이렇게 소자 분리막을 형성하는 방식이 SA-STI 방식이다. 계속해서, 전체 상부에 제2 폴리실리콘층을 형성한 후 소자 분리막 상부의 제2 폴리실리콘층을 일부 제거하여 제1 및 제2 폴리실리콘츠으로 이루어진 플로팅 게이트를 형성한다. 제2 폴리실리콘층은 플로팅 게이트와 유전체막의 커플링 비(Coupling ratio)를 향상시키기 위하여 형성된다. 다시, 전체 상부에 ONO 유전체막을 형성하고, 유전체막 상부에 콘트롤 게이트를 형성한다.First, a well is formed by an ion implantation process, a tunnel oxide film, a first polysilicon layer, and a pad nitride film are sequentially formed on a semiconductor substrate, and then trenches are formed in the device isolation region by a trench etching process. Subsequently, the trench is filled with an insulating material to form an isolation layer. The method of forming the device isolation layer is a SA-STI method. Subsequently, after forming the second polysilicon layer on the entire upper portion, the second polysilicon layer on the device isolation layer is partially removed to form a floating gate including first and second polysilicon. The second polysilicon layer is formed to improve the coupling ratio between the floating gate and the dielectric film. Again, the ONO dielectric film is formed over the whole, and the control gate is formed over the dielectric film.
상기에서와 같이, 플래시 메모리 소자를 구현함에 있어, SA-STI 방식을 적용하면, 공정이 진행되는 과정에서 터널 산화막이 노출되지 않기 때문에 터널 산화막에 식각 손상이 발생되는 것을 방지할 수 있으며, 특히 소자 분리막의 가장 자리에서 터널 산화막이 노출되지 않기 때문에 터널 산화막의 막질이나 전기적 특성이 저하(예를 들면, oxide thinning 현상)되는 것을 방지할 수 있다.As described above, in implementing the flash memory device, if the SA-STI method is applied, since the tunnel oxide film is not exposed during the process, the etching damage may be prevented from occurring in the tunnel oxide film. Since the tunnel oxide film is not exposed at the edge of the separator, it is possible to prevent the tunnel oxide film from deteriorating (for example, oxide thinning).
한편, NAND 플래시 메모리의 경우 NOR 플래시와는 다르게 셀을 프로그램 시키기 위하여 FN 터널링을 이용하기 때문에, 안정적인 셀 구조(Cell structure)가 요구된다. 또한, 기억소자로 활용하기 위해서는 대용량의 셀 구조가 요구되기 때문에 모든 셀의 구조나 전기적 특성이 균일해야 한다.On the other hand, since NN flash memory uses FN tunneling to program cells differently from NOR flash, a stable cell structure is required. In addition, since the cell structure of a large capacity is required to be used as a memory device, the structure and electrical characteristics of all cells must be uniform.
그러나, 셀의 문턱 전압을 조절하기 위하여 일반적인 실시되는 문턱 전압 이온주입 공정에서 BF2를 이용하면, F19 이온에 의해 결함(Defect)이 발생될 수 있으며, 후속 공정의 열처리에 의해 F19 아웃 개싱(Out gassing)이 발생되어 터널 산화막의 막질이 저하된다. 이를 방지하기 위하여, B11만을 이용하여 문턱 전압 이온주입 공정을 실시한다.However, when BF 2 is used in a threshold voltage ion implantation process that is generally performed to adjust the threshold voltage of a cell, defects may be generated by F19 ions, and F19 out gassing by heat treatment in a subsequent process. gassing occurs to deteriorate the film quality of the tunnel oxide film. In order to prevent this, the threshold voltage ion implantation process is performed using only B11.
하지만, 문턱 전압 이온주입 공정 시 B11만을 사용하더라도 이온주입 손상(Implant damage)에 의해 적지만 결함(Defect)이 발생되며, 이러한 결함에 의해 특정 셀에서 불량이 발생되기도 한다. 심한 경우, 이러한 특정 셀의 불량이 대용량 고집적의 셀 구조에서 향후 피할 수 없는 불량 모드(Fail mode)로 증가하게 될 수 있다.However, even when B11 is used in the threshold voltage ion implantation process, a small amount of defects are generated due to implant damage, and defects may occur in a specific cell. In severe cases, the failure of this particular cell may be increased to a failure mode which cannot be avoided in a large, highly integrated cell structure in the future.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 반도체 기판에 웰을 형성한 후 반도체 기판에 형성되는 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입 공정을 실시하기 전에, 반도체 기판에 불활성 불순물 주입층을 먼저 형성함으로써, 문턱 전압 이온 주입 시 발생될 수 있는 이온 주입 손상과간극(Interstitial)의 생성을 억제하고, 문턱 전압 이온 주입 공정을 실시한 후 저온 어닐링으로 불활성 불순물을 반도체 기판으로부터 용이하게 아웃개싱(Out gassing)킬 수 있어 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.Accordingly, in order to solve the above problem, the present invention provides an inert impurity implantation layer on a semiconductor substrate after forming a well on the semiconductor substrate and before performing an ion implantation process for adjusting the threshold voltage of the semiconductor element formed on the semiconductor substrate. First, by suppressing ion implantation damage and interstitial generation that may occur during threshold voltage ion implantation, and performing a threshold voltage ion implantation process, the inert impurities are easily outgassed from the semiconductor substrate by low temperature annealing. gassing can improve process reliability and device electrical properties.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 문턱 전압 조절을 위한 이온 주입 방법을 설명하기 위한 소자의 단면도들이다.1A to 1D are cross-sectional views of devices for describing an ion implantation method for adjusting a threshold voltage of a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 트리플 N웰101: semiconductor substrate 102: triple N well
103 : P웰 104 : 불활성 불순물 주입층103: P well 104: inert impurity injection layer
105 : 문턱전압 조절용 이온 주입층105: ion implantation layer for adjusting the threshold voltage
본 발명의 실시예에 따른 반도체 소자의 문턱 전압 조절을 위한 이온 주입 방법은 반도체 기판에 불활성 불순물을 주입하는 단계, 및 문턱전압을 조절하기 위한 문턱전압 이온주입 공정을 실시하는 단계를 포함한다.An ion implantation method for adjusting a threshold voltage of a semiconductor device according to an exemplary embodiment of the present invention includes implanting inert impurities into a semiconductor substrate, and performing a threshold voltage ion implantation process for adjusting a threshold voltage.
불활성 불순물의 주입 단계는 불활성 불순물로 저온 열공정에서 용이하게 아웃 개싱되는 불활성 불순물을 주입하는 것이 바람직하며, 불소를 주입할 수 있다. 이때, 불활성 불순물은 1KeV 내지 15KeV의 이온 주입 에너지로 비정질층이 생기지 않을 정도의 양으로 주입되는 것이 바람직하다. 그리고, 불활성 불순물이 반도체 기판의 표면에 집중되도록 높은 각도로 비스듬하게 불활성 불순물을 주입하는 것이 바람직하다.Injecting the inert impurities may be performed by injecting inert impurities which are easily outgassed in a low temperature thermal process as inert impurities, and injecting fluorine. In this case, the inert impurities are preferably implanted in an amount such that an amorphous layer is not formed with ion implantation energy of 1 KeV to 15 KeV. Then, it is preferable to inject the inert impurities obliquely at a high angle so that the inert impurities are concentrated on the surface of the semiconductor substrate.
문턱전압 이온주입 공정을 실시하는 단계는 10Kev 내지 50keV의 이온 주입 에너지로 1E12ion/cm2내지 1E14ion/cm2의 P타입 불순물을 주입할 수 있다.In the step of performing the threshold voltage ion implantation process, P-type impurities of 1E12ion / cm 2 to 1E14ion / cm 2 may be implanted with ion implantation energy of 10Kev to 50keV.
문턱전압 이온주입 공정을 실시한 후, 불활성 불순물을 아웃개싱시키기 위하여 어닐링을 실시하는 단계를 더 포함할 수 있다. 이러한, 어닐링 공정은 N2분위기에서 600℃ 내지 700℃의 온도로 실시할 수 있으며, 어닐링 공정 시 불활성 불순물과의 친화도를 이용하여 문턱전압을 조절하기 위하여 주입된 이온을 일부 아웃 개싱시켜 문턱전압 조절용 이온의 잔류량을 조절할 수 있다.After performing the threshold voltage ion implantation process, the method may further include performing annealing to outgas the inert impurities. The annealing process may be performed at a temperature of 600 ° C. to 700 ° C. in an N 2 atmosphere. The annealing process may partially outgas the implanted ions to adjust the threshold voltage by using affinity with inert impurities in the annealing process. The residual amount of control ions can be adjusted.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a를 참조하면, 반도체 기판(101) 상에 스크린 산화막(102)을 형성한 후, 트리플 N웰(103)과 P웰(104)을 형성한다. 이때, 도면에는 도시되어 있지 않지만 좀 더 구체적으로 설명하면, 반도체 기판(101)에 셀을 형성할 영역을 표시하기 위한 마스크 키 패터닝(Mask Key patterning)을 실시하고, 키 패턴(Key pattern)을 이용하여 셀 형성영역에 포토마스킹(Photomasking)을 실시한다. 이후, 셀 영역 분리(Cell region isolation)를 위해 n타입 불순물을 주입하여 트리플 N웰(103)을형성하고, nMOS 셀 트랜지스터를 형성하기 위하여 P타입 불순물을 주입하여 P웰(104)을 형성한다.Referring to FIG. 1A, after the screen oxide layer 102 is formed on the semiconductor substrate 101, the triple N well 103 and the P well 104 are formed. In this case, although not shown in more detail, mask key patterning is performed to display an area in which the cell is to be formed on the semiconductor substrate 101, and a key pattern is used. Photomasking is performed on the cell formation region. Thereafter, n-type impurities are implanted to form triple N wells 103 for cell region isolation, and P-type impurities are formed by implanting P-type impurities to form nMOS cell transistors.
도 1b를 참조하면, 후속 공정에서 반도체 기판(101)에 형성될 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입 공정 시 발생될 수 있는 이온 주입 손상과 반도체 기판(101) 표면에서 간극(Interstitial)이 생성되는 것을 억제하기 위하여, 반도체 기판(101)에 불활성 불순물 주입하여 불활성 불순물 주입층(105)을 형성한다.Referring to FIG. 1B, an ion implantation damage that may occur during an ion implantation process for adjusting a threshold voltage of a semiconductor device to be formed on the semiconductor substrate 101 in a subsequent process and interstitial gaps on the surface of the semiconductor substrate 101 may be formed. In order to suppress generation, inert impurities are implanted into the semiconductor substrate 101 to form an inert impurity implantation layer 105.
불활성 불순물 주입층(105)은 저온에서도 아웃 개싱 특성이 우수한 불소(F)로 형성하는 것이 바람직하며, 얕은 채널 정션 영역(Shallow channel junction region)에 형성한다. 또한, 불활성 불순물 주입층(105)은 이온 주입 공정으로 불활성 불순물을 주입하여 형성하거나, PLAD(Plasma Doping) 공정을 실시하여 형성할 수 있다.The inert impurity implantation layer 105 is preferably formed of fluorine (F) having excellent outgassing properties even at low temperatures, and is formed in a shallow channel junction region. In addition, the inert impurity implantation layer 105 may be formed by implanting inert impurities by an ion implantation process or by performing a PLAD (Plasma Doping) process.
이때, 불활성 불순물 주입층(105)을 이온 주입 공정으로 형성할 경우, 1KeV 내지 15KeV의 이온 주입 에너지로 비정질층이 생기지 않을 정도의 불순물을 주입하며, 바람직하게는 1E12ion/cm
도 1c를 참조하면, 후속 공정에서 반도체 기판(101)에 형성될 반도체 소자의 문턱 전압을 조절하기 위하여 문턱전압 이온 주입 공정으로 반도체 기판(101)의 소정 깊이에 문턱전압 조절용 이온 주입층(105)을 형성한다. 문턱전압 조절용 이온 주입층(105)은 셀 정션 내에 균일한 분포를 확보하기 위하여 P타입 불순물(에를 들면, B)를 주입하여 형성할 수 있으며, 스크린 산화막(102)과 반도체 기판(101)의 계면에서 간극이 생성되는 것을 억제하기 위하여 수직으로 주입하는 것이 바람직하다. 이때, 문턱전압 조절용 이온주입 공정은 10Kev 내지 50keV의 이온 주입 에너지로 1E12ion/cm2내지 1E14ion/cm2의 P타입 불순물을 주입하여 문턱전압 조절용 이온 주입층(106)을 형성할 수 있다.Referring to FIG. 1C, in order to control the threshold voltage of a semiconductor device to be formed on the semiconductor substrate 101 in a subsequent process, the threshold voltage ion implantation layer 105 is disposed at a predetermined depth of the semiconductor substrate 101 by a threshold voltage ion implantation process. To form. The threshold voltage adjusting ion implantation layer 105 may be formed by implanting P-type impurities (eg, B) to ensure uniform distribution in the cell junction, and interface between the screen oxide film 102 and the semiconductor substrate 101. In order to suppress the formation of gaps in the vertical injection is preferred. In this case, in the ion implantation process for adjusting the threshold voltage, the ion implantation layer 106 for controlling the threshold voltage may be formed by implanting P-type impurities of 1E12ion / cm 2 to 1E14ion / cm 2 with ion implantation energy of 10 Kev to 50 keV.
이때, 반도체 기판(101)의 표면에는 불활성 불순물 주입층이 형성되어 있기 때문에, 문턱전압 이온 주입 공정 시 이온 주입 손상이 발생되거나 반도체 기판(101) 표면에서 간극(Interstitial)이 생성되는 것이 억제된다.At this time, since the inert impurity implantation layer is formed on the surface of the semiconductor substrate 101, ion implantation damage is generated during the threshold voltage ion implantation process or interstitial is generated on the surface of the semiconductor substrate 101.
도 1d를 참조하면, 문턱전압 조절용 이온 주입공정을 실시한 후, 어닐링 공정으로 불활성 주입층(104)의 불활성 불순물을 아웃개싱 시켜 반도체 기판(101)으로부터 제거한다. 이때, 어닐링 공정은 TED 현상에 의해 문턱전압 조절용 이온 주입층(105)의 이온 농도가 감소하는 것을 방지할 수 있을 정도의 저온(예를 들면, 600℃ 내지 700℃)에서 실시한다. 이렇게, 어닐링 공정을 저온에서 실시하기 때문에, 불활성 불순물의 아웃 개싱을 극대화하기 위하여 N2분위기에서 실시하는 것이바람직하다. 그리고, 저온 어닐링 공정의 어닐링 특성을 극대화하기 위하여 퍼니스 어닐링(Furnace annealing)으로 실시한다. 한편, 스크린 산화막(102)과 반도체 기판(101)의 Si/SiO2게면(Interface)에 특성에 의해 불활성 불순물의 아웃 디퓨전(Out diffusion)을 극대화할 수 있다.Referring to FIG. 1D, after performing an ion implantation process for adjusting the threshold voltage, the inert impurities of the inert implantation layer 104 are outgassed and removed from the semiconductor substrate 101 by an annealing process. In this case, the annealing process is performed at a low temperature (for example, 600 ° C. to 700 ° C.) such that the ion concentration of the threshold voltage control ion implantation layer 105 may be reduced by the TED phenomenon. Thus, since the annealing process is performed at low temperature, it is preferable to carry out in an N 2 atmosphere in order to maximize the out-gassing of inert impurities. And, in order to maximize the annealing characteristics of the low temperature annealing process is carried out by furnace annealing (Furnace annealing). Meanwhile, the out diffusion of the inert impurities may be maximized by the characteristics of the Si / SiO 2 surface of the screen oxide film 102 and the semiconductor substrate 101.
그리고, 어닐링 공정 시 불활성 불순물과의 친화도를 이용하여 문턱전압을 조절하기 위하여 주입된 이온을 일부 아웃 개싱 시킴으로써, 불활성 불순물 주입 시 과도한 충돌에 의해 많은 양으로 잔류하는 문턱전압 조절용 이온의 잔류량을 조절할 수 있다. 또한, 어닐링 공정에 의해 반도체 기판(101) 표면에서 문턱전압 조절용 이온의 농도를 균일하게 하고, 이온 주입 영역을 재결정화(Recrystalization)할 수 있다. 이러한 어닐링 공정을 저온에서 실시하므로, 어닐링 공정이 완료된 후 온도 하강에 따른 부담이 감소하여 반도체 기판(101) 내부에 퀀칭 디펙트(Quenching defect)가 생성되는 것도 억제할 수 있다.In addition, by partially outgassing the implanted ions in order to adjust the threshold voltage by using affinity with the inert impurities during the annealing process, the residual amount of the threshold voltage control ions remaining in a large amount due to excessive collisions during the inert impurity implantation is controlled. Can be. In addition, by the annealing process, the concentration of the threshold voltage adjustment ion may be uniform on the surface of the semiconductor substrate 101, and the ion implantation region may be recrystallized. Since the annealing process is performed at a low temperature, the burden caused by the temperature drop after the annealing process is completed can be reduced, and generation of quenching defects in the semiconductor substrate 101 can be suppressed.
이로써, 이온 주입 손상과 간극(Interstitial)의 생성을 최대한 억제하면서 문턱전압 조절을 위한 이온 주입 공정을 실시할 수 있다.As a result, the ion implantation process for adjusting the threshold voltage can be performed while suppressing the ion implantation damage and the generation of the interstitial as much as possible.
상기에서 서술한 방법으로 문턱전압 이온 주입 공정을 실시하면 다음과 같은 효과를 얻을 수 있다.When the threshold voltage ion implantation process is performed by the method described above, the following effects can be obtained.
첫째, 셀 영역 내의 간극 생성을 최소화 하여, 대용량 셀 구조를 채택하는NAND 플래시 소자의 불량 발생을 최소화 할 수 있다.First, by minimizing the generation of gaps in the cell region, it is possible to minimize the occurrence of failure of the NAND flash device adopting a large capacity cell structure.
둘째, 어닐링을 저온에서 실시함으로써, 월 정션과 채널 정션(Channel junction)내의 불순물 TED(Transient Enhanced Diffusion)을 억제할 수 있다.Second, by performing annealing at a low temperature, it is possible to suppress impurities TED (Transient Enhanced Diffusion) in the wall junction and the channel junction.
셋째, 불활성 불순물이 아웃 개싱(Out gassing)에 의한 표면 영역(Surface region)의 문턱전압 조절용 이온의 아웃 디퓨전(Out diffusion)을 통해 공핍 깊이(Depletion depth) 내의 간극(Interstitial)을 최소화할 수 있다.Third, interstitial in the depth of depletion may be minimized through out diffusion of ions for adjusting the threshold voltage of the surface region by out gassing.
넷째, 채널 정션 내의 문턱전압 조절 이온의 도핑 프로파일(Doping profile)을 균일하게 함으로써, 안정적인 문턱전압을 얻을 수 있어 셀 트랜지스터의 전기적 특성을 향상시킬 수 있다.Fourth, by making the doping profile of the threshold voltage adjusting ions in the channel junction uniform, a stable threshold voltage can be obtained and the electrical characteristics of the cell transistor can be improved.
Claims (9)
Priority Applications (1)
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|---|---|---|---|
| KR1020030043803A KR20050002425A (en) | 2003-06-30 | 2003-06-30 | Method of ion implantation for controlling a threshold voltage in a semiconductor device |
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2003
- 2003-06-30 KR KR1020030043803A patent/KR20050002425A/en not_active Application Discontinuation
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