KR200412507Y1 - Structure for multi-chips package - Google Patents

Structure for multi-chips package Download PDF

Info

Publication number
KR200412507Y1
KR200412507Y1 KR2020060000754U KR20060000754U KR200412507Y1 KR 200412507 Y1 KR200412507 Y1 KR 200412507Y1 KR 2020060000754 U KR2020060000754 U KR 2020060000754U KR 20060000754 U KR20060000754 U KR 20060000754U KR 200412507 Y1 KR200412507 Y1 KR 200412507Y1
Authority
KR
South Korea
Prior art keywords
chip
junction
pedestal
package
package structure
Prior art date
Application number
KR2020060000754U
Other languages
Korean (ko)
Inventor
스티브 양
허-밍 종
Original Assignee
엠스타 세미콘덕터인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠스타 세미콘덕터인크 filed Critical 엠스타 세미콘덕터인크
Priority to KR2020060000754U priority Critical patent/KR200412507Y1/en
Application granted granted Critical
Publication of KR200412507Y1 publication Critical patent/KR200412507Y1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 고안은 멀티 칩 패키지 구조에 관한 것으로, 다음을 포함하되, 제1칩은 다수의 제1접합받침대를 갖고 있고, 제2칩은 상기 제1칩과 하나의 패키지를 이루며, 상기 제2칩은 다수의 제2접합받침대를 가지고 있으며, 이 제2접합받침대는 제1접합받침대와 전기적으로 연결되는데, 그중 제1칩의 내부회로는 두 가지 종류 이상의 연결방식으로 제1접합받침대와 연결된다. 이로써 제1칩이 여러 종류의 제2칩을 선택하여 맞춤사용이 가능해진다.The present invention relates to a multi-chip package structure, including the following, wherein the first chip has a plurality of first bonding support, the second chip forms a package with the first chip, the second chip It has a plurality of second junction pedestals, the second junction pedestal is electrically connected to the first junction pedestal, wherein the internal circuit of the first chip is connected to the first junction pedestal in two or more types of connection. This allows the first chip to select and use various types of second chips.

멀티 칩, 패키지, 접합받침대, 내부 연결선 Multi-Chip, Package, Splice Base, Internal Connections

Description

멀티 칩 패키지 구조{Structure for multi-chips package}Structure for multi-chips package

도 1은 종래의 멀티 칩 패키지 구조의 단면 개략도1 is a cross-sectional schematic diagram of a conventional multi-chip package structure

도 2는 종래의 멀티 칩 패키지 구조를 위에서 내려다 본 개략도2 is a schematic view from above of a conventional multi-chip package structure

도 3은 도 2의 패키지 구조 중 각기 다른 메모리 칩을 채용한 개략도3 is a schematic diagram employing different memory chips of the package structure of FIG.

도 4는 본 고안인 멀티 칩 패키지의 내부 연결선의 한 실시예 개략도Figure 4 is a schematic diagram of one embodiment of the internal connection line of the multi-chip package of the present invention

도 5는 다른 한 종류의 멀티 칩 패키지 구조를 위에서 내려다 본 개략도5 is a schematic view from above of another kind of multi-chip package structure

도 6은 본 고안인 멀티 칩 패키지의 내부 연결선의 또 다른 실시예 개략도Figure 6 is a schematic diagram of another embodiment of the internal connection of the multi-chip package of the present invention

** 도면의 주요부분에 대한 부호의 설명 **** Explanation of symbols for main parts of drawings **

100：패키지 10：로직 칩100: Package 10: Logic chip

12：접합받침대 14：메모리 칩12: bonding base 14: memory chip

16：접합받침대 18：접합받침대16: joint stand 18: joint stand

20：리드 선 14' : 메모리 칩20: Lead wire 14 ': memory chip

30：선택기기 32：선택기기30: selection device 32: selection device

본 고안은 멀티 칩 패키지에 관한 것으로, 특히 칩의 종류에 관계없이 아무 거나 선택하여 패키지할 수 있도록 한 멀티 칩 패키지 구조에 관한 것이다.The present invention relates to a multi-chip package, and more particularly to a multi-chip package structure that can be selected and packaged regardless of the type of chip.

집적회로의 발전은 부단히 최소화, 집적화하는 방향으로 진전되어 왔는데, IC(집적회로)에서 여러 가지 기능을 통합하고 시스템화 기능을 갖추는 것은 뭇 연구원들의 목표가 되어 왔다. 여러 종류의 기능을 통합하는 IC는 생산과정이 복잡하고 칩 입자(Die) 면적이 너무 커서 제품의 불량품을 증가시키는 상황이 발생한다.The development of integrated circuits has been progressing in the direction of minimizing and integrating, and it has been the goal of many researchers to integrate various functions in the integrated circuits and to have systemization functions. ICs that integrate many types of functions can lead to complex production processes and too large chip area, which increases product rejects.

만약, 두 종류의 제작과정의 차이가 비교적 큰 칩 혹은 비교적 통합이 어려운 기능을 각기 다른 칩 입자로 제조하려고 하면, 다시「멀티 칩 패키지」의 기술을 이용하여 하나의 패키지 내에 여러 종류의 각기 다른 기능의 칩을 패키지 하는데, 예를 들어 메모리, 로직 칩 혹은 마이크로프로세서 등이 그것으로 이들은 시스템화의 목적에 도달하며 상술한 불량률을 저하시키게 된다. If you try to manufacture a chip with a large difference between two types of manufacturing process or a function that is difficult to integrate with different chip particles, you can use the technology of a `` multi-chip package '', and then use different technologies in one package. Of chips, such as memory, logic chips or microprocessors, which reach the purpose of systemization and reduce the failure rate described above.

도 1을 참고하면, 이는 하나의 멀티 칩 패키지 구조의 단면 개략도인데, 그 하방의 칩은 로직 칩(10)이고, 그 위에는 메모리 칩(14)을 패키지 하는데, 이 중에서 로직 칩(10)의 접합받침대(12)는 선을 박아 접합(Wire Bonding)하는 방식으로 메모리 칩(14) 위의 접합받침대(16)와 전기적으로 연결시키고, 로직 칩(10)의 접합받침대(18)는 패키지(100)의 리드 선(20)을 이용해 전체 패키지(100)의 출력/입력 리드 프레임으로 한다.Referring to FIG. 1, this is a cross-sectional schematic diagram of one multi-chip package structure, where the underlying chip is a logic chip 10, on which a memory chip 14 is packaged, of which a junction of the logic chip 10 is located. The pedestal 12 is electrically connected to the bonding pedestal 16 on the memory chip 14 by wire bonding, and the bonding pedestal 18 of the logic chip 10 is connected to the package 100. The lead wire 20 is used as the output / input lead frame of the entire package 100.

도 2를 참고하면, 이는 도 1의 멀티 칩 패키지 구조를 위에서 내려다 본 개략도로, 로직 칩(10) 위에 한 조(set)의 메모리 칩(14)에 연결하는 데 쓰이는 접합받침대(12)와 한 조의 패키지(100)의 리드 선(20)과 연결하는 데 쓰이는 접합받침대(8)를 설치하고, 로직 칩(10)의 접합받침대(12)는 선을 박아 접합(Wire Bonding) 하는 방식으로 메모리 칩(14)의 접합받침대(16)와 전기적으로 연결을 형성시킨다. 이렇게 하여 로직 칩(10)은 메모리 칩(14)에 데이터를 저장할 수 있게 된다.Referring to FIG. 2, this is a schematic view from above of the multi-chip package structure of FIG. 1, with a junction pedestal 12 used to connect to a set of memory chips 14 over a logic chip 10. A memory chip is installed in such a manner that a bonding base 8 used to connect with the lead wire 20 of the package 100 is installed, and the bonding base 12 of the logic chip 10 is wired and bonded. Make an electrical connection with the splicing base 16 of (14). In this way, the logic chip 10 may store data in the memory chip 14.

정확하게 메모리 칩(14)에 데이터를 저장하기 위해 로직 칩(10)의 접합받침대(12)는 반드시 메모리 칩(14)의 대응되는 접합받침대(16)에 연결되어야 하는데, 이 때문에 로직 칩(10)의 접합받침대(12)의 분포는 반드시 먼저 설계를 거쳐야 하며, 각각의 접합받침대(12)가 모두 적당하고도 정확하게 선을 박는 방식으로 메모리 칩(14)의 대응되는 접합받침대(16)에 연결되어야 한다. In order to accurately store data in the memory chip 14, the junction pedestal 12 of the logic chip 10 must be connected to the corresponding junction pedestal 16 of the memory chip 14, which is why the logic chip 10 The distribution of the junction pedestal 12 of must be designed first, and each junction pedestal 12 must be connected to the corresponding junction pedestal 16 of the memory chip 14 in such a way as to suitably and accurately wire. do.

그러나 메모리 생산공장에서는 여러 종류의 각기 다른 모델의 메모리 칩을 제공하고 있고, 시장에도 각기 다른 공장에서 생산되는 메모리 칩이 존재하고 있으며, 같은 공장의 다른 모델의 메모리 칩, 혹은 다른 공장의 같은 모델 메모리 칩은 그 접합받침대(16)의 설계와 분포방식에서 서로 다르다. However, memory factories offer many different models of memory chips, and there are memory chips from different factories in the market, memory chips from different models in the same factory, or the same model memory from different factories. The chips differ from each other in the design and distribution of the junction pedestal 16.

도 3을 참고하면, 이는 로직 칩(10)에 도 2와 다른 메모리 칩(14')을 패키지한 개략도인데, 이 메모리 칩(14')과 메모리 칩(14)은 각기 다른 접합받침대(16)의 분포를 보이고 있고, 그 다리위치 정의방식도 다르다. 이는 로직 칩(10)의 접합받침대(12)의 위치분포 역시 이에 맞추어 달라져야 한다는 의미이다.Referring to FIG. 3, this is a schematic diagram of packaging a memory chip 14 ′ different from FIG. 2 in a logic chip 10, wherein the memory chip 14 ′ and the memory chip 14 have different junction supports 16. And the leg position definition method is different. This means that the position distribution of the junction pedestal 12 of the logic chip 10 should also be changed accordingly.

예를 들어 메모리 칩(14)을 사용할 때 그 다리위치 1은 VDD를 대표하고, 다리위치 2는 VSS, 다리위치 3은 CLK를 대표하며, 메모리칩(14')을 사용할 때는 다리위치 1이 CLK, 다리위치 2가 VSS, 다리위치 3이 VDD를 대표하게 된다. 각기 다른 메모리 칩을 사용하기 위해서 로직 칩의 생산공장은 반드시 각기 다른 회로분포를 보이는 접합받침대를 설계하여 대응되는 메모리 칩에 부합시켜야 한다. For example, when using the memory chip 14, the leg position 1 represents VDD, the leg position 2 represents VSS, the leg position 3 represents CLK, and when using the memory chip 14 ', the leg position 1 is CLK. , Leg position 2 represents VSS and leg position 3 represents VDD. In order to use different memory chips, the logic chip's factory must design junction supports with different circuit distributions to match the corresponding memory chips.

그러나 각 분포는 한 종류의 메모리 칩에만 사용이 제한되고, 로직 칩을 제조할 때 반드시 확정해야 하는데, 로직 칩의 제조가 완성된 후 접합받침대의 다리위치를 바꿀 수 없어 기타 메모리 칩을 선택할 수 없게 사용자에게 메모리 칩의 선택권리를 박탈하는 결과가 되어 쉽게 한 종류의 고정된 메모리 칩 공장의 제품만을 사용해야 하는 상황이 발생한다.However, each distribution is limited to only one type of memory chip and must be confirmed when manufacturing the logic chip. After the manufacture of the logic chip is completed, the position of the legs of the junction support cannot be changed and other memory chips cannot be selected. As a result, the user is deprived of the right of choice of the memory chip, and the situation arises that it is easy to use only a product of a fixed memory chip factory.

일반적인 칩은 패키지가 완성된 후 다시 테스트를 거쳐 전체 패키지를 확정 한 후의 칩이 정상적으로 사용되는 제품인지를 확인하고 패키지 과정에서 박는 선인 금속 선이 단절되거나 접촉불량 등의 요소로 인해 불량품이 제조되었는지를 확인하게 된다. In general, the chip is tested again after the package is completed to confirm whether the chip is normally used, and whether or not the defective product is manufactured due to factors such as disconnection of metal wire or contact failure during the package process. You will be confirmed.

그러나 도 2 혹은 3의 패키지 구조에서, 메모리 칩의 리드 프레임은 직접 로직 칩에 연결되어 있어 패키지가 완성된 후, 직접 외부로부터 메모리 칩의 양호 여부를 테스트할 수 없게 되고, 로직 칩과 메모리 칩 사이의 전기적인 연결이 정상적인지 여부도 테스트할 수 없게 된다, 따라서 이런 종류의 멀티 칩 패키지 구조에는 내부 칩 테스트가 쉽지 않은 결점을 가지고 있는 것이다.However, in the package structure of FIG. 2 or 3, the lead frame of the memory chip is directly connected to the logic chip, so that after the package is completed, it is impossible to directly test whether the memory chip is good from the outside, and between the logic chip and the memory chip. It is also impossible to test whether the electrical connection is normal, so internal chip testing is not easy for this kind of multi-chip package structure.

본 고안의 목적은 멀티 칩 패키지 구조를 제공하는 데 있으며, 이 패키지 내의 칩 내부회로가 우선 여러 종류의 연결방식을 형성하여 접합받침대를 접합한 후 각기 다른 칩과 전기적인 연결을 형성하게 된다.An object of the present invention is to provide a multi-chip package structure, and the chip internal circuits in the package first form several types of connection methods to bond the bonding bases, and then form electrical connections with different chips.

본 고안의 또 다른 목적은 멀티 칩 패키지 구조 내의 칩을 테스트할 수 있도록 하는 데 있다.Another object of the present invention is to enable testing of chips in a multi-chip package structure.

상술한 목적에 대해 본 고안은 멀티 칩 패키지 구조를 제공하는데, 이는 다음을 포함하되, 제1칩은 다수의 제1접합받침대를 갖고 있고, 제2칩은 상기 제1칩과 하나의 패키지를 이루며, 상기 제2칩은 다수의 제2접합받침대를 가지고 있으며, 이 제2접합받침대는 제1접합받침대와 전기적으로 연결되는데, 그중 제1칩의 내부회로는 두 가지 종류 이상의 연결방식으로 제1접합받침대와 연결된다.For the above-mentioned object, the present invention provides a multi-chip package structure, which includes the following, wherein the first chip has a plurality of first bonding supports, and the second chip forms a package with the first chip. The second chip has a plurality of second junction pedestals, the second junction pedestals being electrically connected to the first junction pedestals, of which the internal circuitry of the first chip is connected to the first by two or more types of connections. It is connected to the base.

본 고안의 또 다른 실시예 중, 멀티 칩 패키지 구조를 제공하는데, 이는 아래를 포함하되, 액정 모니터 통제 칩으로 이는 다수의 제1접합받침대를 가지고 있으며, 메모리칩은 액정 모니터 통제칩과 하나의 패키지를 형성하며, 이 메모리 칩은 다수의 제2접합받침대를 가지고 있고, 제2접합받침대는 제1접합받침대와 전기적으로 연결되는데, 그중 액정 모니터 통제 칩의 내부 회로는 두 가지 종류 이상의 연결방식으로 제1접합받침대에 연결된다.In another embodiment of the present invention, there is provided a multi-chip package structure, which includes the following, which is a liquid crystal monitor control chip, which has a plurality of first bonding bases, and the memory chip is a liquid crystal monitor control chip and a package The memory chip has a plurality of second junction pedestals, and the second junction pedestals are electrically connected to the first junction pedestals, of which the internal circuit of the LCD monitor control chip is formed by two or more kinds of connection schemes. 1 is connected to the mating base.

본 고안의 또 다른 실시예 중, 멀티 칩 패키지 구조를 제공하는데, 이는 아래를 포함하되, 제1칩은 다수의 제1접합받침대를 가지고 있고, 제2칩은 제1칩과 패키지를 형성하며, 이 제2칩은 다수의 제2접합받침대를 가지고 있고, 제2접합받침대는 제1접합받침대와 전기적으로 연결되는데, 그중 제1칩은 다수의 제3접합받침대를 가지고 있어 이로써 패키지의 리드 선으로 사용하며, 부분적인 제3접합받침대는 제1칩의 내부회로 또는 제2접합받침대와 전기적 연결을 선택한다.In another embodiment of the present invention, there is provided a multi-chip package structure, which includes the following, wherein the first chip has a plurality of first bonding support, the second chip forms a package with the first chip, The second chip has a plurality of second junction pedestals, and the second junction pedestal is electrically connected to the first junction pedestal, of which the first chip has a plurality of third bond pedestals, thereby leading to the package lead wire. In part, the third junction support selects an electrical connection with the internal circuit of the first chip or the second junction support.

아래 실시예와 도면을 통해 본 고안의 기술내용과 특징 및 도달한 효과에 대해 더욱 자세히 설명하기로 한다.Through the following examples and drawings will be described in more detail the technical contents and features of the present invention and the effect achieved.

도 2의 멀티 칩 패키지 구조에서, 로직 칩(10)이 여러 종류의 메모리 칩(14)을 선택할 수 있는 능력을 갖추게 하기 위해 본 고안은 로직 칩(10)의 내부회로 중에 먼저 여러 조(set)의 각기 다른 다리위치 분포로 설계된 메모리 칩(14)의 전환회로(switching circuit)를 설계하는데, 이 전환회로의 기능은 로직 칩(10)의 접합받침대(12)가 각기 다른 다리기능을 갖추고 있어 맞추기로 한 메모리 칩(14)이 선택된 후 다시 로직 칩(10)의 접합받침대(12)의 다리위치를 적당한 다리위치의 정의로 설정한다.In the multi-chip package structure of FIG. 2, the present invention provides several sets of internal circuits of the logic chip 10 so that the logic chip 10 has the ability to select various types of memory chips 14. We design a switching circuit of the memory chip 14, which is designed with different distributions of the legs, which function as the junction support 12 of the logic chip 10 has different leg functions. After the memory chip 14 is selected, the leg position of the junction support 12 of the logic chip 10 is set again to define the proper leg position.

본 고안의 한 실시예 중, 로직 칩(10)의 내부회로는 각기 다른 메모리 칩(14)에 대해 먼저 두 가지 종류 이상의 연결방식을 형성하여 한 조의 선택기기에 연결되어 상기 선택기기가 다시 접합받침대(12)에 연결된다.In one embodiment of the present invention, the internal circuit of the logic chip 10 is connected to a set of selection devices by forming two or more types of connection methods for the different memory chips 14, and the selection devices are connected again. Connected to (12).

도 4를 참고하면, 이는 로직 칩(10)이 제1종류의 칩(D1)과 제2종류의 칩(D2)에 대해 먼저 두 종류의 대응되는 다리위치 설계를 형성하고, 선택기기(30)에 연결되어 각 선택기기(30)가 하나의 접합받침대(12)에 대응 연결되어 메모리 칩(14)에 연결되어 사용된다. Referring to FIG. 4, this means that the logic chip 10 first forms two corresponding leg position designs for the first type of chip D1 and the second type of chip D2, and then selects the selection device 30. Each selector 30 is connected to one junction pedestal 12 so as to be connected to the memory chip 14 to be used.

로직 칩(10)이 제1종류의 메모리 칩에 연결될 때 선택기기(30)의 통제 메커니즘에 의해 제1종류 형식에 대응되는 메모리 칩의 다리위치 설계를 선택하여 접합받침대(12)에 연결된다. 접합받침대(12)와 제1종류 형식의 메모리 칩은 적당한 전기적 연결을 형성한다. When the logic chip 10 is connected to the first type of memory chip, the control mechanism of the selector 30 selects the leg position design of the memory chip corresponding to the first type type and is connected to the junction support 12. The junction pedestal 12 and the memory chips of the first type form a suitable electrical connection.

그리고 로직 칩(10)이 제2종류 형식의 메모리 칩에 연결될 때, 선택기기(30)의 통제 메커니즘에 의해 제2종류 형식에 대응되는 메모리 칩의 다리위치 설계를 선택하여 접합받침대(12)에 연결되고, 접합받침대(12)가 제2종류 형식의 메모리 칩과 적당한 전기적 연결을 형성하게 된다.When the logic chip 10 is connected to the memory chip of the second type, the control mechanism of the selector 30 selects the leg position design of the memory chip corresponding to the second type and selects the junction chip 12. And the junction pedestal 12 forms a suitable electrical connection with the memory chip of the second type.

상술한 실시예 중의 선택기기는 역시 전환 스위치, 혹은 기타 on/off 선택을 달성하는 여러 종류의 연결방식으로 접합받침대에 연결되는 장치 혹은 메커니즘일 수 있으며, 로직 칩이 각기 다른 다리위치의 설정에 도달하게 하여 각기 다른 메모리 칩에 연결된다.The selector in the above-described embodiments may also be a switch or a device or mechanism that is connected to the splice base with different types of connections to achieve on / off selection, and the logic chips reach different leg positions. It is connected to different memory chips.

도 5를 참고하면, 이는 본 고안의 실시예 중 기타 장치 역시 이 패키지 내부의 메모리 칩(14)에 데이터를 저장하게 하기 위해, 메모리 칩(14)의 접합받침대(16)가 부분적으로 로직 칩(10)의 대외적인 접합받침대(18)에 연결되는데, 이 대외적인 접합받침대(18)는 선을 박는 방식(wire bonding)으로 패키지의 리드 선과 전기적으로 연결되며, 외부장치는 이러한 접합받침대(18)를 통해 패키지 내의 메모리 칩(14)에 데이터를 저장하게 된다. Referring to FIG. 5, in order to allow other devices in the embodiment of the present invention to also store data in the memory chip 14 inside the package, the junction support 16 of the memory chip 14 may be partially formed by a logic chip ( 10), which is connected to the lead wire of the package in a wire bonding manner, and the external device is connected to the junction board 18 of the package. Through the data is stored in the memory chip 14 in the package.

그리고 로직 칩(10)의 내부회로 역시 두 가지 종류 이상의 다리위치 분포를 형성하여 대내적인 접합받침대(12)에 연결되어 각기 다른 메모리 칩(14)에 맞추게 된다. In addition, the internal circuits of the logic chip 10 also form two or more types of leg position distributions, which are connected to the internal junction pedestal 12 so as to be matched with different memory chips 14.

본 고안의 실시예 중 본 고안의 내부 연결선 구조는 하나의 액정 모니터 통제 칩이 하나의 메모리 칩과 결합되는 멀티 칩 패키지 구조에 적용되는데, 액정 모니터 통제 칩은 화질을 제고시키고, 액정반응의 속도를 가속시키기 위해 고용량의 메모리 칩을 맞추어 배치하여 데이터의 저장과 읽기에 사용한다. Among the embodiments of the present invention, the internal connection line structure of the present invention is applied to a multi-chip package structure in which one LCD monitor control chip is combined with one memory chip. The LCD monitor control chip improves image quality and speeds up the liquid crystal reaction. In order to accelerate, high-capacity memory chips are aligned and used to store and read data.

상술한 로직 칩은 액정 모니터 통제 칩의 내부회로 중에서, 먼저 두 가지 종 류 이상의 연결방식을 형성하여 접합받침대에 연결되고, 다시 선택기기 혹은 전환 스위치 등 메커니즘을 이용해 적당한 다리위치 설계를 선택하여, 접합받침대가 메모리 칩과 적당한 전기적 연결을 형성하게 하고, 이로써 각기 다른 메모리 칩을 선택하여 액정 모니터 통제 칩에 맞추어 사용하는 목적에 도달하게 된다.The logic chip described above is connected to the splicing base by forming two or more types of connection methods among the internal circuits of the LCD monitor control chip, and then selecting a suitable leg position design using a mechanism such as a selector or a switching switch, The pedestal forms a proper electrical connection with the memory chip, thereby reaching the purpose of selecting different memory chips to match the liquid crystal monitor control chip.

도 2의 멀티 칩 패키지 구조에서, 메모리 칩(14)은 결코 패키지(100)의 바깥에 연결되지 않아, 외부장치는 이 메모리 칩(14)을 사용할 수 없고 또 외부장치 역시 이 메모리 칩(14)에 대해 테스트를 실시할 수 없게 된다. In the multi-chip package structure of FIG. 2, the memory chip 14 is never connected to the outside of the package 100 so that an external device cannot use the memory chip 14 and the external device also has this memory chip 14. You will not be able to test against.

본 고안의 한 실시예에서는 로직 칩(10)의 내부회로에 교호(交互)나 메커니즘이 형성되어 외부장치가 로직 칩의 부분적인 대외 접합받침(18)에 의해 패키지(100) 내의 메모리 칩(14)에 연결되어 데이터의 저장과 읽기는 물론이고 이 메모리 칩(14)에 대해 테스트를 실행할 수 있다. In an embodiment of the present invention, an alternating current or mechanism is formed in an internal circuit of the logic chip 10 so that an external device may be provided with a memory chip 14 in the package 100 by a partial external junction 18 of the logic chip. ) Can be used to store and read data as well as perform tests on this memory chip 14.

도 6을 참고하면, 이는 로직 칩의 내부회로가 선택기기(32)를 통해 대외 접합받침대(18) 혹은 메모리 칩(14)에 연결되는 개략도인데, 일반적인 상황에서, 외부의 전기신호는 접합받침대(18)를 통해 로직 칩(10)의 내부회로(S)에 연결되고, 외부로부터 저장과 읽기 혹은 이 메모리 칩(14)을 테스트하려고 할 때 선택기기(32)의 설정에 의해 부분적인 대외 접합받침대(18)와 메모리 칩(14)에 전기적으로 연결이 형성되어 이로써 저장과 읽기 혹은 메모리 칩의 테스트 목적에 도달하게 된다.Referring to FIG. 6, this is a schematic diagram in which an internal circuit of a logic chip is connected to an external junction support 18 or a memory chip 14 through a selector 32. In a general situation, an external electrical signal may be connected to a junction support ( 18) is connected to the internal circuit (S) of the logic chip (10), when the external storage and reading from the outside, or when testing the memory chip 14 by the setting of the selector 32, the partial external junction support An electrical connection is made between the 18 and the memory chip 14, thereby reaching the storage and reading or testing purpose of the memory chip.

상술한 설명으로 본 고안은 멀티 칩 패키지 구조 내의 칩 내부회로가 두 가 지 종류 이상의 각기 다른 연결방식(다리위치 정의)을 형성하여 그 위의 접합받침대에 연결되며, 이로써 각기 다른 칩을 선택해 패키지에 맞추어 사용한다는 것을 알 수 있다.As described above, in the present invention, the chip internal circuit in the multi-chip package structure forms two or more different connection methods (leg position definitions) and is connected to the junction support thereon, thereby selecting different chips in the package. You can see that it is used accordingly.

본 고안의 멀티 칩 패키지의 내부 연결선은 이미 비교적 구체적인 실시예를 통해 충분히 설명하였다. 따라서 이 분야의 기술 숙지자가 본 고안의 창작정신에서 벗어나지 않는 조건 하에서 수식을 가하거나, 예를 들어 접합받침대를 용접부, 용접구 등의 이름으로 바꿀 수도 있다. 그러나 본 고안의 기본정신에 의한 어떠한 수식이나 변경도 본 고안의 권리범위에 드는 것임을 밝혀 둔다.The internal connection lines of the multi-chip package of the present invention have already been sufficiently described through relatively specific embodiments. Therefore, a person skilled in the art may add a formula under the condition that does not deviate from the creative spirit of the present invention, or may change, for example, the name of the joint butt. However, any modifications or modifications made by the basic spirit of the present invention shall fall within the scope of the present invention.

Claims (17)

다수의 제1접합받침대를 가진 제1칩과; 상기 제1칩과 패키지를 이루며, 상기 제1접합받침대와 전기적으로 연결되는 다수의 제2접합받침대를 가진 제2칩을 포함하되, 상기 제1칩의 내부회로는 적어도 둘 이상의 연결방식으로 상기 제1접합받침대와 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.A first chip having a plurality of first bonding pedestals; A second chip having a package with the first chip, the second chip having a plurality of second bonding pedestals electrically connected to the first bonding pedestal, wherein the internal circuit of the first chip is connected to at least two A multi-chip package structure, characterized in that connected to the one junction pedestal. 제 1항에 있어서, 상기 제1칩은 다수의 제1선택기기를 가지고 있고, 이 내부회로는 제1선택기기를 통해 제1접합받침대에 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.The multi-chip package structure of claim 1, wherein the first chip has a plurality of first selection devices, and the internal circuit is connected to the first junction support through the first selection device. 제 1항에 있어서, 상기 제1칩은 액정 모니터 통제 칩인 것을 특징으로 하는 멀티 칩 패키지 구조.The multi-chip package structure according to claim 1, wherein the first chip is a liquid crystal monitor control chip. 제 3항에 있어서, 상기 제2칩은 메모리 칩인 것을 특징으로 하는 멀티 칩 패키지 구조.4. The multichip package structure of claim 3, wherein the second chip is a memory chip. 제 1항에 있어서, 상기 제1칩은 패키지의 대외적 리드 선에 연결되는데 사용되는 다수의 제3접합받침대를 가지고 있는 것을 특징으로 하는 멀티 칩 패키지 구조.The multi-chip package structure of claim 1, wherein the first chip has a plurality of third bonding supports used to be connected to an external lead of the package. 제 5항에 있어서, 상기 다수의 제2접합받침대는 부분적으로 제1접합받침대와 전기적으로 연결되고, 나머지 부분은 제3접합받침대와 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.6. The multi-chip package structure of claim 5, wherein the plurality of second splicing pedestals is partially connected to the first splicing pedestal and the remaining portions are electrically connected to the third splicing pedestal. 제 5항에 있어서, 상기 제1칩은 다수의 제2선택기기를 가지며, 이 제2선택기기는 각각 제1칩의 내부회로와 제2접합받침대에 연결되고, 상기 제1칩의 내부회로 또는 제2접합받침대는 부분적으로 제3접합받침대와 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.6. The device of claim 5, wherein the first chip has a plurality of second selection devices, each of which is connected to an internal circuit of the first chip and a second junction support, wherein the internal circuit of the first chip or The second junction pedestal is partly electrically connected to the third junction pedestal structure. 제 1항에 있어서, 상기 제2칩은 제1칩의 표면에 위치하는 것을 특징으로 하는 멀티 칩 패키지 구조.The multi-chip package structure of claim 1, wherein the second chip is located on a surface of the first chip. 다수의 제1접합받침대를 가진 액정 모니터 통제 칩과; 상기 액정 모니터 통제 칩과 하나의 패키지를 이루며, 상기 제1접합받침대와 전기적으로 연결되는 다수의 제2접합받침대를 가진 메모리 칩을 포함하되, 상기 액정 모니터 통제 칩의 내부회로는 적어도 두 종류 이상의 연결방식으로 상기 제1접합받침대와 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.A liquid crystal monitor control chip having a plurality of first bonding pedestals; A memory chip including a plurality of second bonding pedestals in a package with the liquid crystal monitor control chip and electrically connected to the first bonding pedestal, wherein an internal circuit of the liquid crystal monitor control chip is connected to at least two types; The multi-chip package structure, characterized in that connected to the first junction support in a manner. 제 9항에 있어서, 상기 액정 모니터 통제 칩은 다수의 제1선택기기를 가지고 있고, 이 내부회로는 상기 제1선택기기를 통해 제1접합받침대에 연결되는 방식인 것을 특징으로 하는 멀티 칩 패키지 구조.10. The multi-chip package structure of claim 9, wherein the LCD monitor control chip has a plurality of first selectors, and the internal circuits are connected to a first junction support through the first selectors. . 제 9항에 있어서, 상기 액정 모니터 통제 칩은 패키지의 대외적 리드 선에 연결되는 다수의 제3접합받침대를 가진 것을 특징으로 하는 멀티 칩 패키지 구조.10. The multichip package structure of claim 9, wherein said liquid crystal monitor control chip has a plurality of third junction pedestals connected to an external lead of the package. 제 11항에 있어서, 상기 다수의 제2접합받침대는 부분적으로 제1접합받침대와 전기적으로 연결되고, 나머지는 제3접합받침대와 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.12. The multi-chip package structure of claim 11, wherein the plurality of second splicing pedestals is in part electrically connected with the first splicing pedestal, and the remainder is electrically connected with the third splicing pedestal. 제 11항에 있어서, 상기 액정 모니터 통제 칩은 다수의 제2선택기기를 가지며, 이 제2선택기기는 각각 액정 모니터 통제 칩의 내부회로와 제2접합받침대에 연결되고, 상기 액정 모니터 통제 칩의 내부회로 또는 제2접합받침대는 부분적으로 제3접합받침대와 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.12. The LCD monitor of claim 11, wherein the LCD monitor control chip has a plurality of second selectors, each of which is connected to an internal circuit and a second junction of the LCD monitor control chip. The internal circuit or the second junction pedestal is partly electrically connected to the third junction pedestal structure. 다수의 제1접합받침대를 가진 제1칩과; 상기 제1칩과 하나의 패키지를 이루며, 상기 제1접합받침대와 전기적으로 연결되는 다수의 제2접합받침대를 가진 제2칩을 포함하되, 상기 제1칩은 다수의 제3접합받침대를 가지고 있어 패키지의 대외적 리드 선에 연결되는 데 제공되며, 상기 제3접합받침대는 부분적으로 제1칩의 내부회로 또는 제2접합받침대와 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.A first chip having a plurality of first bonding pedestals; A second chip having a plurality of second bonding pedestals in a package with the first chip and electrically connected to the first bonding pedestal, wherein the first chip has a plurality of third bonding pedestals; And a third junction pedestal connected in part to an internal circuit of the first chip or a second junction pedestal, wherein the third junction pedestal is connected to an external lead of the package. 제 14항에 있어서, 상기 제1칩은 액정 모니터 통제 칩이고, 제2칩은 메모리 칩인 것을 특징으로 하는 멀티 칩 패키지 구조.15. The multichip package structure of claim 14, wherein the first chip is a liquid crystal monitor control chip and the second chip is a memory chip. 제 14항에 있어서, 상기 제3접합받침대는 다수의 선택기기를 통해 제1칩의 내부회로 또는 제2접합받침대에 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.15. The multichip package structure of claim 14, wherein the third junction pedestal is connected to an internal circuit or a second junction pedestal of the first chip through a plurality of selection devices. 제 14항에 있어서, 상기 제3접합받침대는 부분적으로 상기 제2접합받침대와 연결되는 것을 특징으로 하는 멀티 칩 패키지 구조.15. The multichip package structure of claim 14, wherein the third splicing pedestal is partially connected to the second splicing pedestal.
KR2020060000754U 2005-12-08 2006-01-10 Structure for multi-chips package KR200412507Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2020060000754U KR200412507Y1 (en) 2005-12-08 2006-01-10 Structure for multi-chips package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW094221396 2005-12-08
KR2020060000754U KR200412507Y1 (en) 2005-12-08 2006-01-10 Structure for multi-chips package

Publications (1)

Publication Number Publication Date
KR200412507Y1 true KR200412507Y1 (en) 2006-03-28

Family

ID=41762814

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2020060000754U KR200412507Y1 (en) 2005-12-08 2006-01-10 Structure for multi-chips package

Country Status (1)

Country Link
KR (1) KR200412507Y1 (en)

Similar Documents

Publication Publication Date Title
US7309999B2 (en) Electronic device having an interface supported testing mode
US6897554B2 (en) Test circuit and multi-chip package type semiconductor device having the test circuit
KR100893310B1 (en) Semiconductor device and manufacturing method of same
US7466160B2 (en) Shared memory bus architecture for system with processor and memory units
TWI399557B (en) System and method of testing and operating integrated circuit in semiconductor device package
US6117693A (en) System for fabricating and testing assemblies containing wire bonded semiconductor dice
US20030025191A1 (en) Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device
CN203232867U (en) Semiconductor device
JP2010278471A (en) Semiconductor device, and module
KR20070109434A (en) Method for open test and short test of semiconductor chip and semiconductor test system
KR100934911B1 (en) Semiconductor memory, semiconductor chip package, testing method for semiconductor chip package
JP4357344B2 (en) Semiconductor device
KR100687687B1 (en) Multichip module packaging method
JP2005300485A (en) Semiconductor device
KR200412507Y1 (en) Structure for multi-chips package
US11935605B2 (en) Method for preparing semiconductor device including an electronic fuse control circuit
US20230136774A1 (en) Semiconductor device including an electronic fuse control circuit
US7071719B2 (en) Semiconductor device
CN100547784C (en) The intraconnections of multichip packaging structure
US20100127384A1 (en) Semiconductor device and connection checking method for semiconductor device
JP2002022803A (en) Semiconductor device and test method for semiconductor device
US11574884B2 (en) Multi-function bond pad
JP5315405B2 (en) Semiconductor device
JP2006222109A (en) Multi-chip module
JP5167203B2 (en) Semiconductor device

Legal Events

Date Code Title Description
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150202

Year of fee payment: 10

EXPY Expiration of term