KR20040103218A - Method for forming field oxide of semiconductor device - Google Patents

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KR20040103218A
KR20040103218A KR1020030035151A KR20030035151A KR20040103218A KR 20040103218 A KR20040103218 A KR 20040103218A KR 1020030035151 A KR1020030035151 A KR 1020030035151A KR 20030035151 A KR20030035151 A KR 20030035151A KR 20040103218 A KR20040103218 A KR 20040103218A
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oxide
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이정찬
이주범
김민
이승재
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삼성전자주식회사
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Abstract

PURPOSE: A method for forming a field oxide layer of a semiconductor device having an uniform surface is provided to perform easily a gap-fill process and form uniformly a surface of the field oxide layer by forming a spacer in an inner wall of a trench. CONSTITUTION: The first oxide layer is selectively formed on a peripheral region of a semiconductor substrate(200). A pad nitride layer is formed on the peripheral region and a cell region. A trench is formed by etching selectively the peripheral region and the cell region. The trench is buried by forming a primary oxide layer on the entire structure. The primary oxide layer is etched back. The second oxide layer is formed on the entire surface of the structure including the trench. A spacer is formed on a lateral part of the trench by etching the second oxide layer. The trench is buried by forming a secondary oxide layer on the structure including the spacer.

Description

반도체 소자의 필드 산화막 형성방법{METHOD FOR FORMING FIELD OXIDE OF SEMICONDUCTOR DEVICE}Field oxide film formation method of a semiconductor device {METHOD FOR FORMING FIELD OXIDE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는The present invention relates to a semiconductor device and a method of manufacturing the same.

급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 일정 크기의 반도체 소자에 구성 요소들을 집약적으로 형성하기 위해, 액티브(active) 영역을 정의하기 위한 소자 격리 영역의 크기를 축소하는 방법들이 제안되고 있다.In a rapidly developing information society, a high-integration device having a high data transfer rate is required to process a large amount of information faster. In order to form components intensively in a semiconductor device of a certain size, methods for reducing the size of the device isolation region for defining an active region have been proposed.

소자 격리 영역 형성방법으로, 공정이 간단하고 재현성이 우수한 로코스(LOCal Oxidation of Silicon:LOCOS) 공정이 제안되었으나, 소자가 점차로 고집적화 됨에 따라 격리 산화막 에지부에 버즈빅(Bird's Beak)이 발생하였다. 따라서, 액티브 영역의 면적이 축소되어 64MB급 이상의 디램(Dynamic Random Access Memory:DRAM, 이하, "DRAM"라고 한다.) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.As a device isolation region formation method, a LOCal Oxidation of Silicon (LOCOS) process has been proposed, which is simple and has excellent reproducibility, but as the device is gradually integrated, Bird's Beak occurs at the edge of the isolation oxide layer. Therefore, it is known that the area of the active area is reduced and is not suitable for use in 64 MB or more DRAM (Dynamic Random Access Memory: DRAM) devices.

상기 버즈빅의 문제를 해결할 수 있는 방법으로 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되었으나, 상기 어드밴스드 로코스를 사용한 격리 영역의 형성공정도 기가(GIGA)급 이상의 DRAM에서는 격리 영역이 차지하는 면적이 여전히 크다.The Advanced LOCOS process has been proposed as a method to solve the problem of Buzzvik, but the isolation region using the advanced LOCOS process also has an area occupied by the isolation region in a GIGA class or higher DRAM. This is still great.

따라서, 기가 디램급 이상의 격리 영역 형성방법으로 격리 영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트렌치(Trench)를 이용한 격리영역 형성방법이 제안되었다.Accordingly, a method of forming an isolation region using trenches that can easily control the thickness of the isolation region and increase the isolation effect as a method of forming an isolation region of a giga DRAM or more class has been proposed.

일반적으로, 셸로우 트렌치 분리(Shallow Trench Isolation; STI, 이하, "STI"라고 한다.) 공정으로 형성되는 트렌치는 버즈빅이 없다는 장점과 수직(vertical) 한 소자분리로써 소자의 완벽한 격리가 가능한 특성 등으로 인해 현재 가장 주목받는 소자분리 기술로 알려져 있다.In general, trenches formed by Shallow Trench Isolation (STI, hereinafter referred to as "STI") processes have the advantage of no buzzing and the ability to achieve complete isolation of devices by vertical device isolation. It is known as the device isolation technology that is currently attracting most attention because of.

일반적인 STI 공정은 실리콘 기판의 전면에 패드(pad) 질화막 및 포토 레지스트 패턴을 차례로 형성한다. 상기 포토 레지스트 패턴을 식각 마스크로 하여 상기 패드 질화막 및 실리콘 기판을 식각하여 소정깊이를 갖는 트렌치를 형성한 후, 포토 레지스트 패턴을 제거한다.The general STI process sequentially forms a pad nitride film and a photoresist pattern on the front surface of the silicon substrate. The pad nitride layer and the silicon substrate are etched using the photoresist pattern as an etching mask to form a trench having a predetermined depth, and then the photoresist pattern is removed.

상기 트렌치를 포함한 반도체 기판의 전면에 산화물을 증착한 후, 상기 패드 질화막을 종결점으로 하여 전면에 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 공정 등의 평탄화 공정을 실시한다. 상기 평탄화 후, 상기 패드 질화막을 제거한다.After depositing an oxide on the entire surface of the semiconductor substrate including the trench, a planarization process such as a chemical mechanical polishing (CMP, hereinafter referred to as "CMP") process is performed on the entire surface using the pad nitride layer as an end point. Conduct. After the planarization, the pad nitride film is removed.

현재 반도체 소자의 집적률은 더욱 축소되고 있다. 따라서, 일반적인 갭 매립(gap fill)방법으로는 한번에 트렌치를 매립하는 것이 불가능하므로, 다단계 공정(multi process)에 걸쳐 갭 매립이 이루어진다.At present, the integration rate of semiconductor devices is further reduced. Therefore, since it is impossible to fill the trench at one time by the general gap fill method, gap filling is performed over a multi-step process.

다단계의 갭 매립 공정을 진행하기 위해, 우선, 트렌치를 형성하고, 상기 트렌치를 산화물로 1차 매립한다. 상기 1차 트렌치 매립 후, 트렌치로 인해 발생한 단차를 줄이기 위해 습식식각을 진행한다. 이후, 상기 트렌치를 완전히 매립시키기 위해 2차 매립을 진행하여 필드 산화막을 형성한다. 이때, 반도체 소자의 페리 영역에는 제공되는 전압을 조절하기 위한 산화막이 더 구비된다. 또한, 반도체 소자의 셀 및 페리 영역의 식각하고자 하는 영역의 넓이 차이로 인해, 셀 영역의 트렌치에 비해 페리 영역의 트렌치 내부의 식각이 과도하게 진행됨으로써 1차 매립된 산화물이 모두 제거된다. 그런데, 이 때 트렌치 내벽에 노출된 상기 산화막이 일부 침식되어 언더컷이 발생하게 된다.In order to proceed with the multi-level gap filling process, a trench is first formed, and the trench is first filled with oxide. After the first trench is buried, wet etching is performed to reduce the step difference caused by the trench. Subsequently, secondary filling is performed to completely fill the trench to form a field oxide film. In this case, an oxide film for adjusting a voltage provided in the ferry region of the semiconductor device is further provided. In addition, due to the difference in the width of the region of the cell and the ferry region to be etched in the semiconductor device, the etching of the inside of the trench of the ferry region is excessively increased compared to the trench of the cell region, thereby removing all of the first buried oxide. However, at this time, the oxide film exposed to the inner wall of the trench is partially eroded to generate undercut.

도 1은 일반적인 필드 산화막 형성방법에 의한 필드 산화막 형성과정 중 일부 단계에 대한 단면도이다.1 is a cross-sectional view of some steps in a field oxide film formation process by a general field oxide film formation method.

도 1을 참조하면, 상기 습식식각에 의해 페리 영역에 형성되어 있는 산화막(100)이 손상된다. 이와 같이 산화막이 손상되어 일부 침식되면, 후속에 트렌치를 매립할 때, 보이드(120)와 같은 불량을 초래하게 된다. 따라서, 후속에 상기 패드 질화막을 제거하면, 상기 보이드가 표면으로 노출되어 불균일한 표면을 갖는 필드 산화막을 형성하게 된다. 즉, 후속에 폴리실리콘과 같은 도전물질을 도포하여 도전 패턴을 형성하게 되면, 상기 보이드에 도포된 도전물질로 인해 쇼트성 불량을 초래하게 된다.Referring to FIG. 1, the oxide film 100 formed in the ferry region is damaged by the wet etching. If the oxide film is damaged and partially eroded in this manner, a subsequent defect such as voids 120 may be caused when the trench is subsequently buried. Therefore, if the pad nitride film is subsequently removed, the voids are exposed to the surface to form a field oxide film having an uneven surface. That is, if a conductive pattern such as polysilicon is subsequently applied to form a conductive pattern, a shortness may be caused due to the conductive material applied to the voids.

따라서, 본 발명의 목적은 트렌치의 측벽 프로파일을 완만하게 형성하여 갭 매립을 용이하게 진행하기 위한 트렌치 형성 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a trench formation method for easily forming gaps by smoothly forming sidewall profiles of trenches.

도 1은 일반적인 필드 산화막 형성방법에 의한 필드 산화막 형성과정 중 일부 단계에 대한 단면도이다.1 is a cross-sectional view of some steps in a field oxide film formation process by a general field oxide film formation method.

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 의한 반도체 소자의 필드 산화막 형성방법에 대한 단면도이다.2A to 2H are cross-sectional views of a method of forming a field oxide film of a semiconductor device according to a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 산화막 120 : 보이드100: oxide film 120: void

200 : 실리콘 기판 205 : 고전압 산화막200 silicon substrate 205 high voltage oxide film

205a : 언더컷 210 : 패드 질화막205a: undercut 210: pad nitride film

220a : 제1 포토레지스트 패턴 220b : 제2 포토레지스트 패턴220a: first photoresist pattern 220b: second photoresist pattern

230a : 제1 트렌치 230b : 제2 트렌치230a: first trench 230b: second trench

240 : 내벽 산화막 245 : 중간 온도 산화막240: inner wall oxide film 245: intermediate temperature oxide film

250 : 1차 산화막 255 : 제1 매립막250: primary oxide film 255: first buried film

257 : 스페이서 산화막 258a : 제1 스페이서257 spacer oxide film 258a first spacer

258b : 제2 스페이서 260 : 2차 산화막258b: second spacer 260: secondary oxide film

270a : 제1 필드 산화막 270b : 제2 필드 산화막270a: first field oxide film 270b: second field oxide film

상기 목적을 달성하기 위하여 본 발명은, 셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성하는 단계, 상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성하는 단계, 상기 셀 및 페리 영역을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 포함하는 결과물 상에 제1 산화물을 도포하여 1차 산화막을 형성함으로써 상기 트렌치를 1차 매립하는 단계, 상기 셀 영역의 트랜치 내부에는 1차 산화막을 일부 남기면서 상기 페리 영역의 트렌치 내의 1차 산화막은 모두 제거되도록 상기 1차 산화막을 에치백하는 단계, 상기 트렌치를 포함한 결과물 상에 균일하게 제2 산화막을 형성하는 단계, 상기 제2 산화막을 이방성 식각하여 상기 트렌치 측면에 스페이서를 형성하는 단계 및 상기 스페이서가 형성된 결과물 상에 제2 산화물을 도포하여 2차 산화막을 형성함으로써 상기 트렌치를 2차 매립하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a semiconductor device, the method comprising: selectively forming a first oxide film in a ferry region of a semiconductor substrate in which a cell and a ferry region are defined; forming a pad nitride film over the cell and the ferry region; Selectively etching the ferry region to form a trench; first filling the trench by applying a first oxide on the resultant product including the trench to form a primary oxide layer; and forming a trench in the cell region. Etching back the primary oxide layer so that all of the primary oxide layer in the trench of the ferry region is removed while partially leaving the secondary oxide layer, forming a second oxide layer uniformly on the resultant product including the trench, and the second oxide layer Anisotropic etching to form a spacer on the side of the trench and on the resultant formed spacer Applying a second oxide to provide the trench with the second field oxide film formation method of a semiconductor device including the step of embedding, by forming the second oxide film.

이와 같이, 트렌치 내벽에 스페이서를 형성함으로써 갭 매립을 용이하게 진행하여 균일한 표면을 갖는 필드 산화막을 형성할 수 있다.In this way, by forming a spacer on the inner wall of the trench, gap filling can be easily performed to form a field oxide film having a uniform surface.

이하, 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail.

셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성하고, 상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성한다.A first oxide film is selectively formed in the ferry region of the semiconductor substrate in which the cell and the ferry region are defined, and a pad nitride film is formed over the cell and the ferry region.

상기 셀 및 페리 영역을 선택적으로 식각하여 트렌치를 형성한다. 상기 페리 영역의 트렌치는 상기 셀 영역의 트렌치 보다 넓은 폭을 갖는다. 상기 트렌치를 포함한 결과물 상에 균일하게 내벽 산화막 및 MTO막을 형성한다.The cell and ferry regions are selectively etched to form trenches. The trench in the ferry region has a wider width than the trench in the cell region. The inner wall oxide film and the MTO film are uniformly formed on the resultant product including the trench.

상기 트렌치를 포함하는 결과물 상에 USG로 이루어진 1차 산화막을 형성함으로써 상기 트렌치를 1차 매립하고, 상기 셀 영역의 트랜치 내부에는 1차 산화막을일부 남기면서 상기 페리 영역의 트렌치 내의 1차 산화막은 모두 제거되도록 상기 1차 산화막을 에치백한다.The trench is first buried by forming a primary oxide film made of USG on the resultant product including the trench, and the primary oxide film in the trench of the ferry region is partially filled, leaving a portion of the primary oxide film in the trench of the cell region. The primary oxide film is etched back to be removed.

상기 트렌치를 포함한 결과물 상에 균일하게 제2 산화막을 형성하고, 상기 제2 산화막을 이방성 식각하여, 상기 트렌치 측면에 스페이서를 형성한다.A second oxide film is uniformly formed on the resultant including the trench, and the second oxide film is anisotropically etched to form a spacer on the trench side surface.

상기 스페이서가 형성된 결과물 상에 HDP 방식의 2차 산화막을 형성함으로써 상기 트렌치를 2차 매립한다. 상기 2차 산화막을 상기 패드 질화막을 종결점으로 하여 평탄화한 후, 상기 패드 질화막을 제거하여 필드 산화막을 완성한다.The trench is secondly buried by forming a second oxide film of an HDP method on the resultant spacer. After planarizing the secondary oxide film with the pad nitride film as an end point, the pad nitride film is removed to complete the field oxide film.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

실시예Example

도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 의한 반도체 소자의 필드 산화막 형성방법에 대한 단면도이다.2A to 2H are cross-sectional views of a method of forming a field oxide film of a semiconductor device according to a preferred embodiment of the present invention.

도 2a를 참조하면, 셀 영역(A) 및 페리 영역(B)으로 구분된 실리콘 기판(200)의 페리 영역(B) 상에 고전압 산화막(High Voltage oxide;이하, "HV 산화막"이라고 한다.)(205)을 형성한다. 상기 HV 산화막(205)은 셀 및 페리 영역에 있어서, 소자들의 구동 전압을 차별화하기 위해 형성된다.Referring to FIG. 2A, a high voltage oxide (hereinafter referred to as an "HV oxide film") is formed on the ferry region B of the silicon substrate 200 divided into the cell region A and the ferry region B. 205 is formed. The HV oxide layer 205 is formed in the cell and ferry regions to differentiate driving voltages of the devices.

상기 셀 및 페리 영역을 포함한 실리콘 기판 전면에 패드 질화막(210)을 형성한다. 상기 패드 질화막(210) 상에 포토레지스트를 도포한 후, 상기 포토레지스트의 일부분에 광을 조사하고 현상한다. 따라서, 상기 셀 영역(A) 및 상기 페리 영역(B)에 위치한 상기 기판(200)의 일부분을 각각 노출시키도록 제1 포토레지스트패턴(220a) 및 제2 포토레지스트 패턴(220b)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(220b)가 노출시키는 영역은 상기 제1 포토레지스트 패턴(220a)이 노출시키는 영역보다 넓다.The pad nitride layer 210 is formed on the entire silicon substrate including the cell and the ferry region. After applying the photoresist on the pad nitride film 210, a portion of the photoresist is irradiated with light and developed. Therefore, the first photoresist pattern 220a and the second photoresist pattern 220b are formed to expose portions of the substrate 200 positioned in the cell region A and the ferry region B, respectively. In this case, an area exposed by the second photoresist pattern 220b is wider than an area exposed by the first photoresist pattern 220a.

도 2b를 참조하면, 상기 제1 및 제2 포토레지스트 패턴(220a, 220b)을 식각 마스크로 이용하여 표면에 노출된 패드 질화막(210)을 식각하고 셀 영역에 노출된 실리콘 기판(200) 및 페리 영역에 노출된 HV 산화막(205) 및 실리콘 기판을 차례로 이방성 식각하여 제1 및 제2 트렌치(230a, 230b)를 형성한다. 이때, 상기 제2 트렌치는 상기 제1 트렌치 보다 넓은 폭을 갖도록 형성된다.Referring to FIG. 2B, the pad nitride layer 210 exposed on the surface is etched using the first and second photoresist patterns 220a and 220b as an etching mask, and the silicon substrate 200 and the ferry exposed to the cell region are exposed. The HV oxide film 205 exposed to the region and the silicon substrate are sequentially anisotropically etched to form first and second trenches 230a and 230b. In this case, the second trench is formed to have a wider width than the first trench.

도 2c를 참조하면, 상기 트렌치(230)가 형성된 기판(200)에 존재하는 이물질을 제거하기 위해 상기 기판(200)을 세정할 수 있다. 이어서, 상기 실리콘 기판(200)의 노출된 부분을 산화 분위기에서 열처리하여 노출된 실리콘과 산화제와의 산화 반응에 의해 상기 트렌치 내벽에 산화막을 형성할 수 있다. 상기 산화반응에 의해 형성된 내벽 산화막(240)은 상기 제1 및 제2 트렌치(230a, 230b)를 형성하기 위한 식각에 의해 입은 데미지를 커버하기 위해 상기 제1 및 제2 트렌치(230a, 230b)의 바닥면과 측벽에 형성된다.Referring to FIG. 2C, the substrate 200 may be cleaned to remove foreign substances present in the substrate 200 on which the trench 230 is formed. Subsequently, an exposed portion of the silicon substrate 200 may be heat-treated in an oxidizing atmosphere to form an oxide film on the inner wall of the trench by an oxidation reaction between the exposed silicon and the oxidant. The inner wall oxide film 240 formed by the oxidation reaction may be formed to cover damages caused by etching for forming the first and second trenches 230a and 230b. It is formed on the bottom surface and sidewalls.

상기 내벽 산화막이 형성된 트렌치에 대해 중간 온도 산화막(Middle Temperature Oxide;MTO) 공정을 진행하여 후속에 진행되는 공정에 의한 손상을 감소시키기 위한 중간 온도 산화막(245)을 균일하게 형성한다. 상기 제1 및 제2 트렌치(230a, 230b)를 매립하도록 기판 전면에 USG를 도포하여 1차로 상기 제1 및 제2 트렌치를 매립하는 1차 산화막(250)을 형성한다.A middle temperature oxide film (MTO) process may be performed on the trench in which the inner wall oxide film is formed to uniformly form the middle temperature oxide film 245 to reduce damage caused by a subsequent process. USG is applied to the entire surface of the substrate to fill the first and second trenches 230a and 230b to form a first oxide film 250 to fill the first and second trenches.

도 2d를 참조하면, 상기 제1 산화막(250)에 대해 LAL 또는 HF로 이루어진 용액을 이용하여 습식식각을 진행하여 에치백한다. 따라서, 상기 셀 영역(A)의 상기 실리콘 기판 상부에 존재하는 1차 산화막은 리세스되어 상기 제1 트렌치 내부에만 제1 매립막(255)이 형성된다. 그러나, 상기 페리 영역(B)의 제2 트렌치는 상기 제1 트렌치에 비해 넓은 폭을 갖고 있으므로, 상기 제2 트렌치 내부에 존재하는 1차 산화막은 상대적으로 빠르게 식각된다. 따라서, 상기 셀 영역(A) 기준으로 에치백 공정을 진행하면, 상기 페리 영역(B)의 1차 산화막은 모두 제거될 뿐만 아니라, 상기 중간 온도 산화막 및 내벽 산화막도 모두 제거된다. 결과적으로, 상기 제2 트렌치 내벽에 노출된 HV 산화막(205)이 일부 침식된 언더컷(205a)이 발생한다.Referring to FIG. 2D, the first oxide layer 250 is etched back by wet etching using a solution made of LAL or HF. Accordingly, the primary oxide film on the silicon substrate of the cell region A is recessed to form the first buried film 255 only in the first trench. However, since the second trench of the ferry region B has a wider width than the first trench, the primary oxide layer inside the second trench is etched relatively quickly. Therefore, when the etch back process is performed based on the cell region A, not only the primary oxide layer of the ferry region B but also all of the intermediate temperature oxide layer and the inner wall oxide layer are removed. As a result, an undercut 205a in which the HV oxide film 205 exposed to the inner wall of the second trench is partially eroded occurs.

도 2e를 참조하면, 상기 셀 영역 및 페리 영역을 포함한 전체 결과물 상에 산화물을 균일하게 도포하여 스페이서 산화막(257)을 형성한다. 따라서, 상기 페리 영역 상의 스페이서 산화막(257)은 상기 제2 트렌치의 언더컷(205a)을 포함한 내벽 및 저면을 따라 균일하게 형성된다.Referring to FIG. 2E, an oxide is uniformly coated on the entire product including the cell region and the ferry region to form a spacer oxide layer 257. Accordingly, the spacer oxide layer 257 on the ferry region is formed uniformly along the inner wall and the bottom including the undercut 205a of the second trench.

도 2f를 참조하면, 상기 스페이서 산화막(257)을 이방성 식각하여 상기 제1 트렌치 및 제2 트렌치 측벽에 제1 스페이서(258a) 및 제2 스페이서(258b)를 형성한다. 상기 이방석 식각은 상기 제1 매립막의 상부면 및 상기 제2 트렌치의 저면이 노출되기까지 진행하는 것이 바람직하다. 이 때, 상기 제1 매립막은 상기 제2 트렌치의 저면 보다 먼저 노출되어 일부 침식될 수 있으나, 후속 갭 매립을 저해할 정도의 종횡비의 증가를 유발하지는 않는다.Referring to FIG. 2F, the spacer oxide layer 257 is anisotropically etched to form first and second spacers 258a and 258b on sidewalls of the first trench and the second trench. The anisotropic etching may be performed until the top surface of the first buried film and the bottom surface of the second trench are exposed. In this case, the first buried film may be partially exposed by being exposed before the bottom of the second trench, but does not cause an increase in an aspect ratio to inhibit subsequent gap filling.

따라서, 상기 제2 스페이서(258b)는 상기 언더컷(205a)이 형성된 영역을 채운 채로 형성되므로, 외부로 노출되는 상기 제2 트렌치(230b)의 측면의 프로파일은 굴곡이 형성되지 않는다.Therefore, since the second spacer 258b is formed while filling the region where the undercut 205a is formed, the profile of the side surface of the second trench 230b exposed to the outside is not curved.

도 2g를 참조하면, 상기 제1 매립 산화막(255)을 포함한 상기 제1 트렌치 및 상기 제2 트렌치를 매립하도록 HDP를 이용하여 2차로 상기 제1 및 제2 트렌치를 매립하는 산화물을 제공하여 2차 산화막(260)을 형성한다.Referring to FIG. 2G, an oxide filling a first trench and a second trench is secondarily provided by using HDP to fill the first trench and the second trench including the first buried oxide layer 255. An oxide film 260 is formed.

상기 제1 트렌치는 상기 제1 트렌치 내에 제1 매립 산화막(255)가 이미 형성되어 있으므로 종횡비가 감소되어 용이하게 매립된다. 또한, 상기 제2 트렌치는 측벽에 형성되어 있는 언더컷이 상기 스페이서에 의해 매립되어 완만한 프로파일을 갖고 있으므로 보이드를 형성하지 않고 완전히 매립된다.Since the first buried oxide film 255 is already formed in the first trench, the first trench is easily buried because the aspect ratio is reduced. In addition, the second trench is completely buried without forming voids because the undercut formed in the sidewall is filled by the spacer and has a gentle profile.

즉, 일반적으로 하부폭 보다 상부폭이 넓은 트렌치를 고려할 때, 하부에 제1 매립 산화막(255) 형성되어 있는 상기 제1 트렌치는 상대적으로 트렌치의 종횡비가 감소함으로서 용이하게 2차 산화막(260)이 형성될 수 있는 것을 알 수 있다.That is, when considering a trench having a wider upper width than a lower width, the first trench formed with the first buried oxide film 255 in the lower portion of the first trench has a relatively low aspect ratio of the trench, so that the secondary oxide film 260 is easily formed. It can be seen that it can be formed.

또한, 상기 제1 트렌치 보다 넓은 폭을 갖는 제2 트렌치는 갭 매립은 용이하나 제1 매립 산화막 형성 도중 발생하는 트렌치의 측면 언더컷이 스페이서에 의해 커버됨으로 후속의 2차 매립에 의해서 보이드성 불량이 발생하지 않는다.In addition, the second trench having a width wider than that of the first trench is easy to fill gaps, but void side defects are generated by subsequent secondary filling because the side undercut of the trench generated during the formation of the first buried oxide film is covered by the spacer. I never do that.

도 2h를 참조하면, 상기 2차 산화막(260)의 상부를 상기 패드 질화막(210)을 종결점으로 사용하여 통상의 CMP(Chemical Mechanical Polishing) 방법에 의해 평탄화하며, 잔류하는 패드 질화막(210)을 추가적인 식각과정에 의해 제거함으로써 제1 필드 산화막(270a) 및 제2 필드 산화막(270b)을 완성한다.Referring to FIG. 2H, the pad nitride layer 210 is planarized by using a conventional chemical mechanical polishing (CMP) method by using the upper portion of the secondary oxide layer 260 as the end of the pad nitride layer 210. The first field oxide film 270a and the second field oxide film 270b are completed by removing by an additional etching process.

상술한 바와 같이 본 발명에 의하면, 셀 및 페리 영역이 정의된 반도체 기판 상에 HV 산화막 및 패드 질화막을 형성한 후, 트렌치를 형성한다. 셀 영역의 트렌치는 큰 종횡비를 갖고 있으므로, 2회에 걸쳐 갭 매립을 진행하여야 하나, 상기 갭 매립 과정 중 식각에 의해 상기 페리 영역의 트렌치 내벽에 노출된 HV 산화막에 언더컷이 발생한다. 따라서, 상기 트렌치 내벽에 스페이서를 형성한 후, 갭 매립을 진행한다.As described above, according to the present invention, after forming the HV oxide film and the pad nitride film on the semiconductor substrate in which the cell and the ferry region are defined, the trench is formed. Since the trench of the cell region has a large aspect ratio, the gap filling should be performed twice, but undercut occurs in the HV oxide film exposed to the inner wall of the trench by etching during the gap filling process. Therefore, after the spacer is formed on the inner wall of the trench, gap filling is performed.

이와 같이, 트렌치 내벽에 스페이서를 형성함으로써 갭 매립을 용이하게 진행하여 균일한 표면을 갖는 필드 산화막을 형성할 수 있다. 따라서, 후속에 폴리실리콘 등의 도전물질을 이용하여 도전 패턴 형성 시, 불량이 발생하는 것을 방지함으로써 반도체 소자의 신뢰성을 향상시킬 수 있다.In this way, by forming a spacer on the inner wall of the trench, gap filling can be easily performed to form a field oxide film having a uniform surface. Therefore, it is possible to improve the reliability of the semiconductor device by preventing defects from occurring when the conductive pattern is subsequently formed using a conductive material such as polysilicon.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (5)

셀 및 페리 영역이 정의된 반도체 기판의 페리 영역에 선택적으로 제1 산화막을 형성하는 단계;Selectively forming a first oxide film in the ferry region of the semiconductor substrate in which the cell and the ferry region are defined; 상기 셀 및 페리 영역에 걸쳐 패드 질화막을 형성하는 단계;Forming a pad nitride film over the cell and ferry regions; 상기 셀 및 페리 영역을 선택적으로 식각하여 트렌치를 형성하는 단계;Selectively etching the cell and ferry regions to form trenches; 상기 트렌치를 포함하는 결과물 상에 제1 산화물을 도포하여 1차 산화막을 형성함으로써 상기 트렌치를 1차 매립하는 단계;First embedding the trench by applying a first oxide on the resultant including the trench to form a primary oxide film; 상기 셀 영역의 트랜치 내부에는 1차 산화막을 일부 남기면서 상기 페리 영역의 트렌치 내의 1차 산화막은 모두 제거되도록 상기 1차 산화막을 에치백하는 단계;Etching back the primary oxide to remove all of the primary oxide in the trench of the ferry region while leaving a portion of the primary oxide in the trench of the cell region; 상기 트렌치를 포함한 결과물 상에 균일하게 제2 산화막을 형성하는 단계;Forming a second oxide film uniformly on the resultant product including the trench; 상기 제2 산화막을 이방성 식각하여, 상기 트렌치 측면에 스페이서를 형성하는 단계; 및Anisotropically etching the second oxide layer to form a spacer on a side of the trench; And 상기 스페이서가 형성된 결과물 상에 제2 산화물을 도포하여 2차 산화막을 형성함으로써 상기 트렌치를 2차 매립하는 단계를 포함하는 반도체 소자의 필드 산화막 형성방법.And filling the trench with a second oxide by coating a second oxide on the resultant material on which the spacer is formed. 제1항에 있어서, 상기 1차 산화막은 USG로 이루어이고, 상기 2차 산화막은 HDP로 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.The method of forming a field oxide film of a semiconductor device according to claim 1, wherein the primary oxide film is made of USG and the secondary oxide film is made of HDP. 제1항에 있어서, 상기 트렌치를 포함한 결과물 상에 균일하게 내벽 산화막 및 MTO막을 더 구비하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.The method of forming a field oxide film of a semiconductor device according to claim 1, further comprising an inner wall oxide film and an MTO film uniformly on the resultant product including the trench. 제1항에 있어서, 상기 페리 영역의 트렌치는 상기 셀 영역의 트렌치 보다 넓은 폭을 갖는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.The method of claim 1, wherein the trench of the ferry region has a width wider than that of the cell region. 제1항에 있어서, 상기 트렌치를 2차 매립하는 단계를 수행하고 상기 2차 산화막을 상기 패드 질화막을 종결점으로 하여 평탄화하는 단계 및 상기 패드 질화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.2. The semiconductor of claim 1, further comprising performing a second filling of the trench, planarizing the second oxide film as an end point of the pad nitride film, and removing the pad nitride film. Method for forming a field oxide film of a device.
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KR100744806B1 (en) * 2005-10-28 2007-08-01 매그나칩 반도체 유한회사 Method for forming the isolation layer of semiconductor device
KR101026478B1 (en) * 2004-12-27 2011-04-01 주식회사 하이닉스반도체 Method for forming isolation of semiconductor device

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