KR20040093985A - Unit pixel for cmos image sensor - Google Patents
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Abstract
Description
본 발명은 이미지센서에 관한 것으로, 특히 CMOS 이미지센서(CIS; CMOS Image Sensor)에 관한 것이다.The present invention relates to an image sensor, and more particularly to a CMOS image sensor (CIS).
일반적으로, CCD(Charge Couple Device) 또는 씨모스 이미지센서에 있어서 포토다이오드(Photo Diode; PD)는 각 파장에 따라 입사되는 광을 전기적 신호로 변환 해주는 도입부로서, 이상적인 경우는 모든 파장 대에서 광전하생성율(Quantum Efficiency)이 1인 경우로 입사된 광을 모두 집속하는 경우이기 때문에 이를 달성하기 위한 노력이 진행중이다.In general, in a CCD (Charge Couple Device) or CMOS image sensor, a photo diode (PD) is an introduction part for converting light incident to each wavelength into an electrical signal, and ideally photoelectric charge in all wavelength bands. Since the case where the efficiency (Quantum Efficiency) is 1 is focused on all incident light, efforts are being made to achieve this.
도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도로서, 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOSFET로 구성된다.FIG. 1 is an equivalent circuit diagram of a unit pixel of a conventional CMOS image sensor, which is composed of one photodiode (PD) and four NMOSFETs.
네 개의 NMOS는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅확산영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅확산영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다. 도시되지 않은 나머지 트랜지스터(LD)는 바이어스전압(Vb)을 인가받는 로드트랜지스터이다.Four NMOS transistors are used to transfer the photo-generated charges from the photodiode (PD) to the floating diffusion (FD), and transfer the potential of the node to the desired value. A reset transistor (Rx) for setting and discharging the charge (C pd ) to reset the floating diffusion region (FD), and a drive transistor serving as a source follower buffer amplifier (Source Follower Buffer Amplif ier). Drive transistor (Dx) and a select transistor (Sx) for addressing (Addressing) by switching. The remaining transistor LD, not shown, is a load transistor to which the bias voltage Vb is applied.
그러나, 최근에 소자의 집적도가 증가함에 따라 포토다이오드의 크기가 감소하고 있는데, 이때, 포토다이오드의 크기가 감소하면 광전하를 집적할 수 있는 포토다이오드의 유효면적(S)이 감소하여 다음의 수학식1에 의해 포토다이오드의 용량(CPD)이 감소한다.However, in recent years, as the degree of integration of devices increases, the size of the photodiode decreases. At this time, as the size of the photodiode decreases, the effective area S of the photodiode capable of accumulating photocharges decreases, and the following mathematical equation decreases the capacitance of the photodiode (PD C) by the expression (1).
위와 같이 포토다이오드내에 광전하를 집적할 수 있는 유효면적이 감소하면 씨모스 이미지센서의 구동범위(Dynamic range)의 감소가 불가피하다.As described above, if the effective area capable of integrating photocharges in the photodiode is reduced, it is inevitable to decrease the dynamic range of the CMOS image sensor.
그리고, 균일한 ΔQ(=CΔV)에 대해 씨모스 이미지 센서의 구동범위를 향상시키기 위해서는 플로팅확산영역의 총 캐패시턴스(CFD)가 감소해야 한다. 즉, C가 감소하면 ΔV가 증가하는 원리를 이용한다.In addition, in order to improve the driving range of the CMOS image sensor with respect to uniform ΔQ (= CΔV), the total capacitance C FD of the floating diffusion region should be reduced. That is, it uses the principle that ΔV increases as C decreases.
결국, 고집적 씨모스 이미지센서에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정수준 이상으로 증가시기 위해 플로팅확산영역의 총 캐패시턴스를 감소시켜야만 한다.As a result, in the highly integrated CMOS image sensor, even if the size of the photodiode decreases, the total capacitance of the floating diffusion region must be reduced in order to increase the driving range beyond a certain level.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 포토다이오드의 크기가 감소하더라도 구동범위를 일정 수준 이상으로 증가시킬 수 있는씨모스 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, it is an object of the present invention to provide a CMOS image sensor and a manufacturing method that can increase the driving range beyond a certain level even if the size of the photodiode is reduced. .
도 1은 통상적인 CMOS 이미지센서의 단위화소(Unit Pixel)의 등가회로도,1 is an equivalent circuit diagram of a unit pixel of a conventional CMOS image sensor;
도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도,2 is an equivalent circuit diagram illustrating a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention;
도 3은 도 2에 도시된 단위화소의 평면도,3 is a plan view of a unit pixel illustrated in FIG. 2;
도 4는 도 3의 A-A'선에 따른 씨모스 이미지센서의 소자 단면도,4 is a cross-sectional view of an element of a CMOS image sensor taken along line AA ′ of FIG. 3;
도 5a 내지 도 5c는 도 3의 A-A'선에 따른 공정 단면도,5A to 5C are cross-sectional views taken along line AA ′ of FIG. 3;
도 6은 도 4의 변형예를 도시한 소자 단면도.FIG. 6 is a cross-sectional view of a device illustrating a modification of FIG. 4. FIG.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
23 : 플로팅확산영역 24a : 캐패시터의 제1전극23: floating diffusion region 24a: the first electrode of the capacitor
24b : 캐패시터의 제2전극 26a : 드라이브트랜지스터의 게이트전극24b: second electrode of capacitor 26a: gate electrode of drive transistor
31a, 31b : 콘택 32 : 제1금속배선31a, 31b: contact 32: first metal wiring
33 : 유전막 35a,35b : 비아33: dielectric film 35a, 35b: via
36 : 제2금속배선36: second metal wiring
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서는 광을 집속하여 저장하는 포토다이오드, 상기 포토다이오드에 저장된 광전하를 플로팅확산영역으로 전송하는 트랜스퍼트랜지스터, 상기 플로팅확산영역과 직렬 연결되며 두 전극이 금속막인 캐패시터, 및 상기 플로팅확산영역에 자신의 게이트전극이 연결된 드라이브트랜지스터를 포함하는 것을 특징으로 하고, 상기 포토다이오드와 상기 플로팅확산영역이 형성된 반도체 기판, 상기 반도체 기판의 선택된 영역 상에 형성된 상기 드라이브트랜지스터의 게이트전극, 상기 반도체 기판의 전면을 덮는 제1층간절연막, 상기 제1층간절연막을 관통하여 상기 플로팅확산영역과 연결되는 상기 캐패시터의 제1전극, 상기 제1층간절연막을 관통하여 상기 드라이브트랜지스터의 게이트전극과 연결되는 제1금속배선, 상기 캐패시터의 제1전극 상에 적층된 유전막과 캐패시터의 제2전극, 상기 캐패시터의 제2전극을 포함한 상기 반도체 기판의 전면을 덮는 제2층간절연막, 및 상기 제2층간절연막을 관통하여 상기 캐패시터의 제2전극과 제1금속배선을 서로 연결시키는 제2금속배선을 더 포함하는 것을 특징으로 하며, 사기 포토다이오드와 상기 플로팅확산영역이 형성된 반도체 기판, 상기 반도체 기판의 선택된 영역 상에 형성된 상기 드라이브트랜지스터의 게이트전극, 상기 반도체 기판의 전면을 덮는 제1층간절연막, 상기 제1층간절연막을 관통하여 상기 플로팅확산영역과 연결되는 상기 캐패시터의 제1전극, 상기 제1층간절연막을 관통하여 상기드라이브트랜지스터의 게이트전극과 연결되는 제1금속배선, 상기 캐패시터의 제1전극과 유전막을 사이에 두고 수평으로 이격된 상기 제1층간절연막 상의 캐패시터의 제2전극, 상기 캐패시터의 제2전극을 포함한 상기 반도체 기판의 전면을 덮는 제2층간절연막, 및 상기 제2층간절연막을 관통하여 상기 캐패시터의 제2전극과 제1금속배선을 서로 연결시키는 제2금속배선을 더 포함하는 것을 특징으로 한다.The CMOS image sensor of the present invention for achieving the above object is a photodiode for focusing and storing light, a transfer transistor for transmitting the photocharge stored in the photodiode to the floating diffusion region, and connected in series with the floating diffusion region, two electrodes And a drive transistor having its gate electrode connected to the floating diffusion region, the semiconductor substrate having the photodiode and the floating diffusion region formed on the selected region of the semiconductor substrate. The gate electrode of the drive transistor, a first interlayer insulating film covering the entire surface of the semiconductor substrate, a first electrode of the capacitor connected to the floating diffusion region through the first interlayer insulating film, and penetrating the first interlayer insulating film; Connected to the gate electrode of the drive transistor A second interlayer insulating film covering the entire surface of the semiconductor substrate including a first metal wiring, a dielectric film stacked on the first electrode of the capacitor, a second electrode of the capacitor, a second electrode of the capacitor, and the second interlayer insulating film. And a second metal wiring penetrating through the second electrode and the first metal wiring of the capacitor, wherein the second substrate is formed of the photodiode and the floating diffusion region, and on the selected region of the semiconductor substrate. A gate electrode of the drive transistor, a first interlayer insulating film covering the entire surface of the semiconductor substrate, a first electrode of the capacitor connected to the floating diffusion region through the first interlayer insulating film, and a first interlayer insulating film The first metal wiring connected to the gate electrode of the drive transistor, the first electrode of the capacitor and the dielectric film between the A second electrode of a capacitor on the first interlayer insulating film spaced apart horizontally, a second interlayer insulating film covering the entire surface of the semiconductor substrate including the second electrode of the capacitor, and a second interlayer insulating film penetrating through the second interlayer insulating film. And further comprising a second metal wire connecting the second electrode and the first metal wire to each other.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
후술할 실시예에서는 포토다이오드의 크기가 감소하더라도 구동범위를 일정 수준 이상으로 증가시킬 수 있는 방법으로 플로팅확산영역의 캐패시턴스(CFD)를 감소시키는 방법을 제안한다. 예컨대, ΔV=ΔQ/C로 표현되는 것을 감안하여, 동일한 전하량(ΔQ)에 대해 플로팅확산영역의 캐패시턴스(CFD)가 감소하면, ΔV가 증가하는 원리를 이용하는 것이다.In the following embodiment, even if the size of the photodiode is reduced, a method of reducing the capacitance C FD of the floating diffusion region is proposed in such a manner that the driving range can be increased to a predetermined level or more. For example, in consideration of being expressed by ΔV = ΔQ / C, the principle that ΔV increases is used when the capacitance C FD of the floating diffusion region decreases for the same amount of charge ΔQ.
도 2는 본 발명의 실시예에 따른 씨모스 이미지센서의 단위화소를 나타낸 등가회로도이다.2 is an equivalent circuit diagram illustrating a unit pixel of a CMOS image sensor according to an exemplary embodiment of the present invention.
도 2에 도시된 바와 같이, 광을 집속하여 광전하를 생성 및 저장하는 포토다이오드(21), 포토다이오드(21)에 저장되어 있는 광전하를 운송하기 위한 트랜스퍼트랜지스터(22), 트랜스퍼트랜지스터(22)의 턴온에 의해 포토다이오드(21)로부터 운송된 광전하가 저장되는 플로팅확산영역(23), 플로팅확산영역(23)과 직렬연결되어 플로팅확산영역(23)의 캐패시턴스를 감소시키는 캐패시터(24), 포토다이오드(21)에 저장된 전하(Cpd)를 배출하여 플로팅확산영역(23)을 리셋시키기 위한 리셋트랜지스터(25), 소스팔로워역할을 하는 드라이브트랜지스터(26), 스위칭으로 어드레싱을 할 수 있도록 하는 셀렉트트랜지스터(27)로 구성된다. 도시되지 않은 나머지 트랜지스터(LD)는 바이어스전압(Vb)을 인가받는 로드트랜지스터이다.As shown in FIG. 2, a photodiode 21 for focusing light to generate and store photocharges, a transfer transistor 22, and a transfer transistor 22 for transporting photocharges stored in the photodiode 21. The capacitor 24 which is connected in series with the floating diffusion region 23 and the floating diffusion region 23 in which the photocharges transported from the photodiode 21 is stored by turning on) reduces the capacitance of the floating diffusion region 23. In addition, the reset transistor 25 for resetting the floating diffusion region 23 by discharging the charge C pd stored in the photodiode 21, the drive transistor 26 serving as a source follower, and addressing by switching It consists of a select transistor 27. The remaining transistor LD, not shown, is a load transistor to which the bias voltage Vb is applied.
도 2에서, 플로팅확산영역(23)과 직렬연결된 캐패시터(24)는 MIM(Metal Insulator Metal) 구조의 캐패시터이다.In FIG. 2, the capacitor 24 connected in series with the floating diffusion region 23 is a capacitor having a metal insulator metal (MIM) structure.
위와 같이, 플로팅확산영역(23)과 캐패시터(24)를 직렬연결하면 플로팅확산영역(23)의 총 캐패시턴스(Ctotal)는 플로팅확산영역(23)의 캐패시턴스(CFD)와 캐패시터(24)의 캐패시턴스(CMIM)에 의해 결정된다. 이를 수학식으로 나타내면 다음과 같다.As described above, when the floating diffusion region 23 and the capacitor 24 are connected in series, the total capacitance C total of the floating diffusion region 23 is the capacitance C FD of the floating diffusion region 23 and the capacitor 24. It is determined by the capacitance C MIM . This is expressed as the following equation.
수학식2에 따르면, 플로팅확산영역(23)의 총 캐패시턴스 Ctotal는가 되며, CFD=CMIM가 동일한 경우에 Ctotal은가 되어 플로팅확산영역(23)의 총캐패시턴스가 50% 수준으로 감소함을 알 수 있다.According to Equation 2, the total capacitance C total of the floating diffusion region 23 is Where C FD = C MIM is equal, C total is It can be seen that the total capacitance of the floating diffusion region 23 is reduced to 50%.
이와 같이, 플로팅확산영역(23)의 캐패시턴스를 감소시켜 동일한 전하량에따른 ΔV의 증가를 유도하여 고감도의 이미지센서를 구현한다.As such, the capacitance of the floating diffusion region 23 is reduced to induce an increase in ΔV according to the same amount of charge, thereby implementing a high sensitivity image sensor.
도 3은 도 2에 도시된 단위화소의 평면도이다.3 is a plan view of a unit pixel illustrated in FIG. 2.
도 3에 도시된 바와 같이, 트랜스퍼트랜지스터(22)의 게이트전극(22a)이 그 일측이 포토다이오드(21)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼트랜지스터의 게이트전극(22a)의 타측 아래 활성영역에는 플로팅확산영역(23)이 형성된다. 여기서, 포토다이오드(21)는 상대적으로 넓은 면적을 갖고 포토다이오드(21)로부터 플로팅확산영역(23)으로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.As shown in FIG. 3, the gate electrode 22a of the transfer transistor 22 is formed while one side thereof overlaps a predetermined width in the active region in which the photodiode 21 is to be formed, and the gate electrode 22a of the transfer transistor 22 is formed. The floating diffusion region 23 is formed in the other lower active region. Here, the photodiode 21 has a relatively large area and the area thereof becomes narrow while giving a bottle neck effect from the photodiode 21 to the floating diffusion region 23.
그리고, 플로팅확산영역(23)을 중심으로 전하의 이동방향으로 리셋트랜지스터(25)의 게이트전극(25a), 드라이브트랜지스터(26)의 게이트전극(26a), 셀렉트트랜지스터(27)의 게이트전극(27a)이 소정 간격을 두고 활성영역 상부를 가로지르면서 배열되고 있다.The gate electrode 25a of the reset transistor 25, the gate electrode 26a of the drive transistor 26, and the gate electrode 27a of the select transistor 27 in the moving direction of the charge around the floating diffusion region 23. ) Are arranged across the top of the active area at predetermined intervals.
그리고, 리셋트랜지스터(26)의 게이트전극(26a)과 드라이브트랜지스터(27)의 게이트전극(27a) 사이의 활성영역에 전원전압 콘택(VDD CT)이 연결되고, 셀렉트트랜지스터(27)의 게이트전극(27a)의 일측 활성영역에 출력단 콘택(Vout CT)이 연결된다.The power supply voltage contact VDD CT is connected to an active region between the gate electrode 26a of the reset transistor 26 and the gate electrode 27a of the drive transistor 27, and the gate electrode of the select transistor 27 is connected. An output terminal contact Vout CT is connected to one active region of 27a).
도 3에서 플로팅확산영역(23)에 리셋트랜지스터의 소스단과 드라이브트랜지스터의 게이트전극(26a)을 공통으로 연결하기 위한 플로팅확산콘택(FD CT)이 형성되는데, 이 플로팅확산콘택(FD CT)에 제1전극(24a)과 제2전극(24b)이 적층된 캐패시터(24)가 연결된다. 즉, MIM 구조의 캐패시터(24)의 일전극이 플로팅확산콘택(FDCT)에 연결되어, 플로팅확산영역(23)과 캐패시터(24)가 직렬 연결되는 구조를 갖는다.In FIG. 3, a floating diffusion contact FD CT is formed in the floating diffusion region 23 for commonly connecting the source terminal of the reset transistor and the gate electrode 26a of the drive transistor, and the floating diffusion contact FD CT is formed. The capacitor 24 on which the first electrode 24a and the second electrode 24b are stacked is connected. That is, one electrode of the capacitor 24 of the MIM structure is connected to the floating diffusion contact FDCT, so that the floating diffusion region 23 and the capacitor 24 are connected in series.
한편, 플로팅확산영역(23)의 캐패시턴스(CFD)와 캐패시터(24)의 캐패시턴스(CMIM)는 동일한 것이 바람직하며, 이를 위해 캐패시터(24)의 유효면적(S) 및 유전막 두께(d)를 각각 최적화시킨다.Meanwhile, the capacitance C FD of the floating diffusion region 23 and the capacitance C MIM of the capacitor 24 are preferably the same, and for this purpose, the effective area S and the dielectric film thickness d of the capacitor 24 are determined. Optimize each.
도 3에 나타난 바와 같이, 플로팅확산영역(23)과 캐패시터(24)를 직렬연결하면 플로팅확산영역의 총 캐패시턴스를 감소시키는 효과를 얻는다. 예컨대, 플로팅확산영역(23)의 캐패시턴스(CFD)와 캐패시터(24)의 캐패시턴스(CMIM)는 동일하다고 가정하면, 플로팅확산영역(23)의 총 캐패시턴스 Ctotal는가 된다. 이와 같은 값에 의해 구동범위와 관련되는 ΔV를 계산해보면 다음의 수학식3과 같다.As shown in FIG. 3, when the floating diffusion region 23 and the capacitor 24 are connected in series, an effect of reducing the total capacitance of the floating diffusion region is obtained. For example, assuming that the capacitance C FD of the floating diffusion region 23 and the capacitance C MIM of the capacitor 24 are the same, the total capacitance C total of the floating diffusion region 23 is Becomes By calculating the ΔV associated with the driving range by the value as shown in Equation 3 below.
수학식3에 의하면 캐패시터가 직렬연결되지 않은 경우에 비해 구동범위가 2배 정도 증가함을 알 수 있다.According to Equation 3, it can be seen that the driving range is increased about twice as compared with the case where the capacitors are not connected in series.
도 4는 도 3의 A-A'선에 따른 씨모스 이미지센서의 소자 단면도이다.4 is a cross-sectional view illustrating an element of a CMOS image sensor taken along line AA ′ of FIG. 3.
도 4에 도시된 바와 같이, p형 기판(20a) 상에 p형 에피층(20b)이 성장되고, p형 에피층(20b)의 선택된 영역 상에 트랜스퍼트랜지스터의 게이트전극(22a), 리셋트랜지스터의 게이트전극(25a) 및 드라이브트랜지스터의 게이트전극(26a)이 소정거리를 두고 형성된다. 여기서, 각 게이트전극 아래에는 게이트절연막(28)이 형성되고, 각 게이트전극의 양측벽에는 스페이서(29)가 형성된다.As shown in FIG. 4, the p-type epitaxial layer 20b is grown on the p-type substrate 20a, and the gate electrode 22a and the reset transistor of the transfer transistor are formed on the selected region of the p-type epitaxial layer 20b. The gate electrode 25a and the gate electrode 26a of the drive transistor are formed at a predetermined distance. Here, a gate insulating film 28 is formed under each gate electrode, and spacers 29 are formed on both side walls of each gate electrode.
그리고, 트랜스퍼트랜지스터의 게이트전극 일측 아래 p형 에피층(20b)내에 포토다이오드(21)가 형성되고, 트랜스퍼트랜지스터의 게이트전극 타측 아래 p형 에피층내에 플로팅확산영역(23)이 형성되며, 리셋트랜지스터의 게이트전극과 드라이브트랜지스터의 게이트전극 사이의 p형 에피층(20b)내에 전원전압단(VDD, 37)이 형성된다.The photodiode 21 is formed in the p-type epitaxial layer 20b under one side of the gate electrode of the transfer transistor, and the floating diffusion region 23 is formed in the p-type epitaxial layer under the other side of the gate electrode of the transfer transistor. The power supply voltage terminals VDD and 37 are formed in the p-type epitaxial layer 20b between the gate electrode and the gate electrode of the drive transistor.
그리고, 각 게이트전극을 포함한 전면에 제1층간절연막(30)이 형성되고, 제1층간절연막(30)을 관통하여 각각 플로팅확산영역(23)과 드라이브트랜지스터의 게이트전극(26a)에 연결되는 콘택(31a, 31b)이 형성된다. 이 콘택(31a, 31b) 중 하나(31a)를 통해 플로팅확산영역(23)과 연결되는 캐패시터의 제1전극(24a)이 형성되고, 다른 하나(31b)를 통해 드라이브트랜지스터의 게이트전극(26a)과 연결되는 제1금속배선(M1, 32)이 형성된다.A first interlayer insulating film 30 is formed on the entire surface including each gate electrode and penetrates through the first interlayer insulating film 30 to be connected to the floating diffusion region 23 and the gate electrode 26a of the drive transistor, respectively. 31a and 31b are formed. The first electrode 24a of the capacitor connected to the floating diffusion region 23 is formed through one of the contacts 31a and 31b, and the gate electrode 26a of the drive transistor is formed through the other 31b. First metal wirings M1 and 32 are formed to be connected to each other.
그리고, 캐패시터의 제1전극(24a) 상에 유전막(33)과 제2전극(24b)의 적층이 형성되고, 제2전극(24b)을 포함한 전면에 제2층간절연막(34)이 형성된다. 이 제2층간절연막(34)을 관통하여 각각 캐패시터의 제2전극(24b)과 제1금속배선(32)에 연결되는 비아(35a, 35b)가 형성되고, 이 비아(35a, 35b)를 통해 캐패시터의 제2전극(24b)과 제1금속배선(32)을 서로 연결시키는 제2금속배선(M2, 36)이 형성된다.Then, the dielectric film 33 and the second electrode 24b are stacked on the first electrode 24a of the capacitor, and the second interlayer insulating film 34 is formed on the entire surface including the second electrode 24b. Vias 35a and 35b are formed through the second interlayer insulating film 34 to be connected to the second electrode 24b and the first metal wiring 32 of the capacitor, respectively, through the vias 35a and 35b. Second metal wires M2 and 36 are formed to connect the second electrode 24b of the capacitor and the first metal wire 32 to each other.
전술한 도 4에서, 플로팅확산영역(23)과 p형 에피층간 접합이 CFD를 형성하고, 캐패시터의 제1전극(24a)과 제2전극(24b)이 CMIM을 형성하며, 이 CFD과 CMIM이 콘택(31a)을 통해 직렬 연결된다. 아울러, 캐패시터와 플로팅확산영역(23)간 전기적 연결은 콘택(31a)을 통해 이루어지고, 드라이브트랜지스터의 게이트전극(26a)과 캐패시터간 전기적 연결 경로는 제2전극(24b), 비아(35a), 제2금속배선(36), 비아(35b), 제1금속배선(32), 콘택(31b)으로 이루어진다.4, the junction between the floating diffusion region 23 and the p-type epi layer forms C FD , and the first electrode 24a and the second electrode 24b of the capacitor form C MIM , and this C FD And C MIM are connected in series via contact 31a. In addition, the electrical connection between the capacitor and the floating diffusion region 23 is made through the contact 31a, and the electrical connection path between the gate electrode 26a and the capacitor of the drive transistor is the second electrode 24b, the via 35a, The second metal wiring 36, the via 35b, the first metal wiring 32, and the contact 31b are formed.
도 5a 내지 도 5c는 도 3의 A-A'선에 따른 공정 단면도이다.5A to 5C are cross-sectional views taken along the line AA ′ of FIG. 3.
도 5a에 도시된 바와 같이, p형 기판(20a) 상에 p형 에피층(20b)을 형성한 후, p형 에피층(20b)의 선택된 영역 상에 트랜스퍼트랜지스터의 게이트전극(22a), 리셋트랜지스터의 게이트전극(25a) 및 드라이브트랜지스터의 게이트전극(26a)을 소정 거리를 두고 형성한다. 이때, 각 게이트전극 아래에는 게이트절연막(28)이 형성된다.As shown in FIG. 5A, after the p-type epi layer 20b is formed on the p-type substrate 20a, the gate electrode 22a of the transfer transistor is reset on the selected region of the p-type epi layer 20b. The gate electrode 25a of the transistor and the gate electrode 26a of the drive transistor are formed at a predetermined distance. At this time, a gate insulating film 28 is formed under each gate electrode.
다음으로, 트랜스퍼트랜지스터의 게이트전극(22a)의 일측 아래 p형 에피층(20b) 내에 포토다이오드의 깊은 n-영역(21a)을 형성한 후, 각 게이트전극의 양측벽에 스페이서(29)를 형성한다.Next, after forming the deep n − region 21a of the photodiode in the p-type epitaxial layer 20b below one side of the gate electrode 22a of the transfer transistor, spacers 29 are formed on both side walls of each gate electrode. do.
다음에, 포토다이오드의 얕은 p0영역(21b)을 형성한 후, 고농도 n형 도펀트를 이온주입하여 플로팅확산영역(23)과 전원전압단영역(37)을 형성한다. 여기서, 플로팅확산영역(23)은 LDD가 없는 구조이며, 전원전압단영역(37)은 LDD 구조의 소스/드레인 구조이다.Next, after forming the shallow p 0 region 21b of the photodiode, a high concentration n-type dopant is ion implanted to form a floating diffusion region 23 and a power source voltage disconnection region 37. Here, the floating diffusion region 23 is a structure without an LDD, and the power supply voltage end region 37 is a source / drain structure of an LDD structure.
다음으로, 각 게이트전극을 포함한 전면에 제1층간절연막(30)을 형성한 후, 제1층간절연막(30)을 식각하여 플로팅확산영역(23)과 드라이브트랜지스터의 게이트전극(26a) 상부를 노출시키는 콘택홀을 형성한다. 그리고 나서, 각 콘택홀에 매립되는 콘택(31a, 31b)을 형성한다.Next, after the first interlayer insulating film 30 is formed on the entire surface including each gate electrode, the first interlayer insulating film 30 is etched to expose the floating diffusion region 23 and the upper portion of the gate electrode 26a of the drive transistor. Contact holes are formed. Then, the contacts 31a and 31b which are buried in each contact hole are formed.
도 5b에 도시된 바와 같이, 제1층간절연막(30) 상에 금속막을 증착한 후 패터닝하여 콘택(31a, 31b)을 통해 각각 플로팅확산영역(23)과 연결되는 캐패시터의 제1전극(24a)과 드라이브트랜지스터의 게이트전극(26a)과 연결되는 제1금속배선(32)을 형성한다.As shown in FIG. 5B, a metal film is deposited on the first interlayer insulating film 30 and then patterned to form a first electrode 24a of the capacitor connected to the floating diffusion regions 23 through the contacts 31a and 31b, respectively. And a first metal wiring 32 connected to the gate electrode 26a of the drive transistor.
다음으로, 캐패시터의 제1전극(24a) 상에 유전막과 금속막을 적층 형성한 후, 패터닝하여 캐패시터의 유전막(33)과 캐패시터의 제2전극(24b)의 적층 구조를 형성한다. 여기서, 유전막(33)은 실리콘산화막(SiO2), ONO(Oxide/Nitride/Oxide) 또는 Ta2O5를 이용하고, 제1전극(24a)과 제2전극(24b)은 TiN 또는 텅스텐(W)을 이용한다.Next, a dielectric film and a metal film are laminated on the first electrode 24a of the capacitor, and then patterned to form a laminate structure of the dielectric film 33 of the capacitor and the second electrode 24b of the capacitor. Here, the dielectric layer 33 may be formed of silicon oxide (SiO 2 ), ONO (Oxide / Nitride / Oxide), or Ta 2 O 5 , and the first electrode 24a and the second electrode 24b may be formed of TiN or tungsten (W). ).
도 5c에 도시된 바와 같이, 캐패시터의 제2전극(24b)을 포함한 전면에 제2층간절연막(34)을 형성한 후, 제2층간절연막(34)을 식각하여 캐패시터의 제2전극(24b)의 일부 표면을 노출시키는 비아홀과 제1금속배선(32)의 표면 일부를 노출시키는 비아홀을 동시에 형성한다. 그리고 나서, 텅스텐플러그 공정을 통해 비아홀을 매립하는 비아(35a, 35b)를 형성한다.As shown in FIG. 5C, after the second interlayer insulating film 34 is formed on the entire surface including the second electrode 24b of the capacitor, the second interlayer insulating film 34 is etched to form the second electrode 24b of the capacitor. A via hole exposing a portion of the surface of the via and the via hole exposing a portion of the surface of the first metal wiring 32 is formed at the same time. Then, vias 35a and 35b are formed to fill the via holes through a tungsten plug process.
다음으로, 비아(35a, 35b)를 포함한 제2층간절연막(34) 상에 금속막을 증착한 후 패터닝하여 비아(35a, 35b)를 통해 캐패시터의 제2전극(24b)과 제1금속배선(32)을 서로 연결시키는 제2금속배선(36)을 형성한다.Next, a metal film is deposited on the second interlayer insulating film 34 including the vias 35a and 35b and then patterned to form the second electrode 24b and the first metal wiring 32 of the capacitor through the vias 35a and 35b. ) To form a second metal wiring (36) connecting each other.
전술한 실시예에서는 플로팅확산영역의 캐패시턴스를 감소시키기 위해 적층 구조의 MIM 캐패시터를 도입하였으나, 다른 방법으로 수평 구조의 금속막 전극을 갖는 캐패시터를 적용할 수도 있다.In the above-described embodiment, the MIM capacitor of the stacked structure is introduced to reduce the capacitance of the floating diffusion region. However, a capacitor having a metal film electrode having a horizontal structure may be applied in another manner.
도 6은 도 4의 변형예로서, 제1전극(24a)과 제2전극(24b)으로 이루어진 수평 캐패시터가 제1층간절연막(30) 위에 형성되고 있으며, 이때 제1전극(24a)과 제2전극(24b)은 금속막이다. 결국, 도 6의 캐패시터는 사이드메탈(side metal) 캐패시터 구조이며, 이는 제1금속배선(M1) 공정시 제1전극(24a)과 제2전극(24b)을 수평으로 형성하고, 제1전극(24a)과 제2전극(24b) 사이에 유전막(33)을 삽입하여 형성한 것이다. 이때, 유전막(33)을 별도로 삽입하지 않는 경우, 제2층간절연막(34)을 유전막으로 이용할 수 있다.FIG. 6 is a variation of FIG. 4, in which a horizontal capacitor including the first electrode 24a and the second electrode 24b is formed on the first interlayer insulating film 30, wherein the first electrode 24a and the second electrode are formed. The electrode 24b is a metal film. As a result, the capacitor of FIG. 6 has a side metal capacitor structure, which forms the first electrode 24a and the second electrode 24b horizontally during the first metal wiring M1 process, and the first electrode ( The dielectric film 33 is inserted between the 24a and the second electrode 24b. In this case, when the dielectric layer 33 is not separately inserted, the second interlayer insulating layer 34 may be used as the dielectric layer.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
전술한 바와 같은 본 발명은 고집적화에 따라 포토다이오드의 크기가 감소하더라도 플로팅확산영역의 캐패시턴스를 감소시켜 이미지센서의 감도를 향상시킬 수 있는 효과가 있다.As described above, the present invention has the effect of improving the sensitivity of the image sensor by reducing the capacitance of the floating diffusion region even if the size of the photodiode decreases due to high integration.
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