KR20040088239A

KR20040088239A - Circuit for flat panel display

Info

Publication number: KR20040088239A
Application number: KR1020030022362A
Authority: KR
Inventors: 김옥태; 김세돈; 탁윤홍
Original assignee: 엘지전자 주식회사
Priority date: 2003-04-09
Filing date: 2003-04-09
Publication date: 2004-10-16

Abstract

PURPOSE: A driving circuit for a flat display device is provided to minimize the number of devices and the size of the integrated circuit by directly transmitting 1 bit data from the frame memory to the SR latch array. CONSTITUTION: A circuit for driving a flat display device includes a frame memory(1), a counter(5), a plurality of comparators(401-40k), a plurality of latch array(201-20k) and a modulator(3). The frame memory(1) stores the data. The counter(5) counts the clock signals and outputs the counted data. The plurality of comparators(401-40k) compares the outputs of the frame memory(1) with the outputs of the counter(5). The plurality of latch array(201-20k) temporally stores the outputs of the comparator(401-40k). And, the modulator(3) converts the data of the latch arrays(201-20k) to one of the analog driving voltage and the driving current corresponding to the gray level.

Description

CIRCUIT FOR FLAT PANEL DISPLAY

본 발명은 일렉트로루미네센스 표시소자에 관한 것으로, 특히 필요한 소자의 수와 집적회로(Integrated Ciruit : IC)의 크기를 줄이도록 한 평판표시소자(Flat Panel Display : FPD)의 구동회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroluminescent display device, and more particularly to a drive circuit of a flat panel display (FPD) designed to reduce the number of elements required and the size of an integrated circuit (IC).

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판표시소자들이 개발되고 있다. 평판표시소자로는 액정 표시장치(Liquid Crystal Display : 이하 "LCD"라 함), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : 이하 PDP"라 함) 및 일렉트로루미네센스(Electro-luminescence : 이하 "EL"이라 함) 표시소자 등이 있다.Recently, various flat panel display devices have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. As the flat panel display device, a liquid crystal display (hereinafter referred to as "LCD"), a field emission display (FED), a plasma display panel (hereinafter referred to as PDP), and an electroluminescence Nessence (Electro-luminescence: "EL") display element and the like.

이러한 FPD의 구동회로는 도 1과 같이 다수의 스캔전극들(16)과 다수의 데이터전극들(15)이 교차되는 표시패널(14)과, 표시패널(14)의 스캔전극들(16)에 순차적으로 스캔신호를 공급하기 위한 스캔 구동회로(13)와, 표시패널(14)의 데이터라인들(15)에 데이터를 공급하기 위한 데이터 구동회로(12)와, 스캔 구동회로(13)와 데이터 구동회로(12)를 제어하기 위한 타이밍 콘트롤러(11)를 구비한다.As shown in FIG. 1, the driving circuit of the FPD includes a display panel 14 in which a plurality of scan electrodes 16 and a plurality of data electrodes 15 cross each other, and a scan electrode 16 of the display panel 14. A scan driving circuit 13 for sequentially supplying scan signals, a data driving circuit 12 for supplying data to the data lines 15 of the display panel 14, a scan driving circuit 13, and data A timing controller 11 for controlling the driving circuit 12 is provided.

표시패널(14)은 스캔전극들(16)과 데이터전극들(15)의 교차부마다 픽셀들이형성된다. 이 표시패널(14)은 전술한 EL, LCD 등과 같은 평판표시소자이다.In the display panel 14, pixels are formed at intersections of the scan electrodes 16 and the data electrodes 15. This display panel 14 is a flat panel display element such as the above-described EL and LCD.

스캔 구동회로(13)는 상위에서 하위순으로 스캔펄스를 스캔전극들(16)에 순차적으로 공급함으로써 표시될 수평라인을 선택한다.The scan driving circuit 13 selects the horizontal line to be displayed by sequentially supplying scan pulses to the scan electrodes 16 in the order from the top to the bottom.

데이터 구동회로(12)는 타이밍 콘트롤러(12)로부터 입력되는 디지털 비디오 데이터(RGB)를 병렬 체계로 변환하여 그 데이터(RGB)의 계조에 해당하는 아날로그 구동전압이나 구동전류를 스캔펄스에 동기하여 전 데이터전극들(12)에 공급하게 된다.The data driving circuit 12 converts the digital video data RGB input from the timing controller 12 into a parallel system, and converts the analog driving voltage or driving current corresponding to the gray level of the data RGB in synchronization with the scan pulse. The data electrodes 12 are supplied to the data electrodes 12.

타이밍 콘트롤러(12)는 도시하지 않은 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 도 2에 도시된 프레임 메모리(21)에 저장한 후에 그 디지털 비디오 데이터(RGB)를 m 비트씩 직렬로 데이터 구동회로(12)에 공급한다. 또한, 타이밍 콘트롤러(12)는 수직동기신호(V), 수평동기신호(H), 메인클럭신호(CLK)를 입력받아 데이터 구동회로(12)와 스캔 구동회로(13)에 필요한 타이밍 제어신호(DDC,SCDC)를 발생한다. 데이터 구동회로(12)의 타이밍 제어신호(DDC)에는 도 2와 같은 픽셀 클럭(PCLK)이 포함된다.The timing controller 12 stores the digital video data RGB input from a system board (not shown) in the frame memory 21 shown in FIG. 2 and stores the digital video data RGB in m-bit serially. It supplies to the furnace 12. In addition, the timing controller 12 receives the vertical synchronizing signal V, the horizontal synchronizing signal H, and the main clock signal CLK, and receives a timing control signal necessary for the data driving circuit 12 and the scan driving circuit 13. DDC, SCDC). The timing control signal DDC of the data driving circuit 12 includes the pixel clock PCLK as shown in FIG. 2.

도 2는 데이터 구동회로(12)와 타이밍 콘트롤러(11)에 내장된 프레임 메모리(21)를 상세히 나타낸다.2 shows the frame memory 21 embedded in the data driving circuit 12 and the timing controller 11 in detail.

도 2를 참조하면, 데이터 구동회로(12)는 다음 라인에 표시될 데이터를 저장하기 위한 쉬프트 레지스터 어레이(22)와, 현재 라인에 표시될 데이터를 저장하기 위한 래치 레지스터 어레이(23)와, 데이터를 아날로그 구동전압이나 구동전류로 변환하기 위한 펄스폭 또는 펄스진폭 변조기(이하, "PWM/PAM 변조기"라 한다)(24)를구비한다.Referring to FIG. 2, the data driving circuit 12 includes a shift register array 22 for storing data to be displayed on the next line, a latch register array 23 for storing data to be displayed on the current line, and data. Is provided with a pulse width or pulse amplitude modulator (hereinafter referred to as " PWM / PAM modulator ") 24 for converting? To an analog drive voltage or drive current.

타이밍 콘트롤러(21)의 프레임 메모리(21)는 일반적으로 k(단, k는 임의의 양의 정수) 개의 블록(BL1 내지 BLk)으로 나뉘어진다. 프레임 메모리(21)의 각 블록들(BL1 내지 BLk)은 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 순차적으로 저장한 후, 각각의 데이터(RGB)가 m 비트 데이터라 할 때 저장된 데이터(RGB)를 m 비트씩 직렬로 쉬프프 레지스터(22)에 공급한다.The frame memory 21 of the timing controller 21 is generally divided into k blocks (where k is any positive integer) of blocks BL1 to BLk. Each of the blocks BL1 to BLk of the frame memory 21 sequentially stores digital video data RGB input from the system board, and then stores the data RGB when each data RGB is m-bit data. ) Is supplied in series to the shift register 22 by m bits.

쉬프트 레지스터 어레이(22)는 각각 m 비트의 데이터를 저장하기 위한 n 개의 플립플롭들(flip-flop)을 포함한다. 이 쉬프트 레지스터(22)는 다음 라인에 표시될 데이터를 일시적으로 저장하는 저장소자로서 타이밍 콘트롤러(11)로부터 입력되는 쉬프트 클럭(도시하지 않음)에 응답하여 m 비트의 데이터를 순차적으로 저장한 후에 n 개의 플립플롭들에 데이터가 모두 저장되면 n 개의 데이터를 래치 레지스터 어레이(23)에 동시에 공급한다.The shift register array 22 includes n flip-flops for storing m bits of data, respectively. The shift register 22 is a reservoir for temporarily storing data to be displayed on the next line, and then sequentially stores m bits of data in response to a shift clock (not shown) input from the timing controller 11. When all data are stored in the flip-flops, n data are simultaneously supplied to the latch register array 23.

레치 레지스터 어레이(23)는 각각 m 비트의 데이터를 저장하기 위한 n 개의 플립플롭들을 포함한다. 이 래치 레지스터 어레이(23)는 현재 라인에 표시될 데이터를 일시적으로 저장하는 저장소자로서 쉬프트 레지스터 어레이(23)로부터 동시에 입력되는 n 개의 데이터를 저장한 후에 타이밍 콘트롤러(11)로부터 입력되는 픽셀클럭(PCLK)에 동기되어 저장된 n 개의 데이터를 PWM/PAM 변조기(24)에 공급한다. 이 래치 레지스터 어레이(23)로부터 출력되는 n 개의 데이터는 PWM/PAM 제어신호로서 PWM/PAM 변조기(24)에 공급된다.The latch register array 23 includes n flip-flops, each for storing m bits of data. The latch register array 23 is a reservoir for temporarily storing data to be displayed on the current line. The latch register array 23 stores pixel data input from the timing controller 11 after storing n pieces of data simultaneously input from the shift register array 23. N data stored in synchronization with PCLK) are supplied to the PWM / PAM modulator 24. The n pieces of data output from the latch register array 23 are supplied to the PWM / PAM modulator 24 as a PWM / PAM control signal.

한편, 래치 레지스터 어레이(23)는 매 픽셀클럭(PCLK)을 계수하고 그 계수값을 한 라인의 픽셀수만큼 증가 또는 감소시키고 한 라인의 픽셀수에 도달할 때 PWM/PAM 변조기(24)를 구동시키기 위한 액티브신호(Active signal)를 발생하고 한 라인의 선택시간이 끝나면 디액티브신호(Deactive signal)를 발생할 수 있다.On the other hand, the latch register array 23 counts every pixel clock PCLK, increases or decreases the count value by the number of pixels in one line, and drives the PWM / PAM modulator 24 when the number of pixels in one line is reached. When an active signal is generated and a selection time of one line ends, a deactive signal may be generated.

PWM/PAM 변조기(24)는 래치 레지스터 어레이(23)로부터 입력되는 n 개의 PWM/PAM 제어신호를 PWM이나 PAM 방식으로 변조하여 데이터들의 계조값에 해당하는 아날로그 구동전압이나 구동전류를 출력한다. 이 PWM/PAM 변조기(24)로부터 출력되는 구동전압이나 구동전류는 표시패널(14)의 데이터전극들에 공급된다.The PWM / PAM modulator 24 modulates n PWM / PAM control signals input from the latch register array 23 by a PWM or PAM method and outputs an analog driving voltage or a driving current corresponding to a gray value of the data. The driving voltage or driving current output from the PWM / PAM modulator 24 is supplied to the data electrodes of the display panel 14.

이러한 종래의 데이터 구동회로(12)는 채널수가 128이고 각각 6 비트의 데이터로 26만 컬러의 컬러 계조로 데이터를 출력한다고 가정할 때 쉬프트 레지스터 어레이(22)와 래치 레지스터 어레이(22)의 구현을 위하여 128×3×6×2=4608 개의 플립플롭들이 필요하다. 플립프롭들 각각은 적어도 두 개 이상의 SR 래치로 조합된다. 또한, 종래의 데이터 구동회로(12)에는 래치 레지스터 어레이(23)의 증가 또는 감소 계수를 위한 로직회로 등의 주변회로가 더 필요하다. 따라서, 종래의 데이터 구동회로(12)는 필요한 소자수가 많기 때문에 코스트가 높다. 또한, 종래의 데이터 구동회로(12)가 집적되는 집적회로(IC)는 필요한 소자수가 많은 만큼 설계가 어렵고 면적이 커지는 문제점이 있다.The conventional data driving circuit 12 implements the shift register array 22 and the latch register array 22 when assuming that the number of channels is 128 and outputs data with a color tone of 260,000 colors as 6 bits of data, respectively. 128 x 3 x 6 x 2 = 4608 flip-flops are needed. Each of the flip-flops is combined with at least two SR latches. In addition, the conventional data driving circuit 12 further requires peripheral circuits such as logic circuits for increasing or decreasing coefficients of the latch register array 23. Therefore, the conventional data drive circuit 12 has a high cost because the number of elements required is large. In addition, the integrated circuit (IC) in which the conventional data driving circuit 12 is integrated has a problem in that the design is difficult and the area is large as the number of necessary elements is large.

따라서, 본 발명의 목적은 필요한 소자의 수와 집적회로(IC)의 크기를 줄이도록 한 평판표시소자의 구동회로를 제공함에 있다.Accordingly, it is an object of the present invention to provide a driving circuit of a flat panel display device which reduces the number of necessary elements and the size of an integrated circuit (IC).

도 1은 통상적인 평판표시소자의 구동회로를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically illustrating a driving circuit of a conventional flat panel display device.

도 2는 도 1에 도시된 데이터 구동회로와 타이밍 콘트롤러를 상세히 나타내는 블록도이다.FIG. 2 is a block diagram illustrating in detail a data driving circuit and a timing controller shown in FIG. 1.

도 3은 본 발명의 제1 실시예에 따른 평판표시소자의 구동회로를 나타내는 블록도이다.3 is a block diagram illustrating a driving circuit of a flat panel display device according to a first exemplary embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 평판표시소자의 구동회로를 나타내는 블록도이다.4 is a block diagram illustrating a driving circuit of a flat panel display device according to a second exemplary embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

1,21 : 프레임 메모리 201 내지 20k : SR 래치 어레이1,21: frame memory 201 to 20k: SR latch array

3,7,24 : PWM/PAM 변조기 401 내지 40k : 비교기3,7,24: PWM / PAM modulator 401 to 40k: comparator

5 : 카운터 BL1 내지 BLk : 프레임 메모리의 서브 블록5: Counter BL1 to BLk: Subblock of Frame Memory

6,23 : 래치 레지스터 어레이 22 : 쉬프트 레지스터 어레이6,23: latch register array 22: shift register array

11 : 타이밍 콘트롤러 12 : 데이터 구동회로11: Timing Controller 12: Data Driving Circuit

13 : 스캔 구동회로 14 : 평판표시소자13 scan driving circuit 14 flat panel display element

15 : 데이터전극 16 : 스캔전극15: data electrode 16: scan electrode

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 평판표시소자의 구동회로는 데이터가 저장되는 프레임 메모리와; 클럭신호를 계수하고 그 계수 데이터를 출력하기 위한 카운터와; 상기 프레임 메모리의 출력과 상기 카운터의 출력을 비교하기 위한 비교기와; 상기 비교기의 출력을 일시 저장하기 위한 래치 어레이와; 상기 래치 어레이로부터의 데이터를 계조에 대응하는 아날로그 구동전압 및 구동전류 중 어느 하나로 변환하기 위한 변조기를 구비한다.In order to achieve the above object, a driving circuit of a flat panel display device according to an embodiment of the present invention includes a frame memory for storing data; A counter for counting a clock signal and outputting the count data; A comparator for comparing the output of the frame memory with the output of the counter; A latch array for temporarily storing the output of the comparator; And a modulator for converting data from the latch array into any one of an analog driving voltage and a driving current corresponding to the gray scale.

상기 평판표시소자는 일렉트로루미네센스(EL)를 이용한 표시소자인 것을 특징으로 한다.The flat panel display device is a display device using an electroluminescence (EL).

상기 변조기는 펄스폭 변조(PWM) 및 펄스진폭 변조(PAM) 중 어느 한 방식으로 상기 데이터를 변조하는 것을 특징으로 한다.The modulator is characterized in that for modulating the data in any one of pulse width modulation (PWM) and pulse amplitude modulation (PAM).

상기 래치 어레이는 SR 래치를 포함하는 것을 특징으로 한다.The latch array is characterized in that it comprises an SR latch.

상기 래치 어레이와 상기 변조기 사이에 설치되어 상기 래치 어레이로부터의 데이터를 상기 변조기에 공급하기 위한 래치 레지스터 어레이를 더 구비한다.And a latch register array provided between the latch array and the modulator to supply data from the latch array to the modulator.

이하, 도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예들에 대하여 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 3 and 4.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 평판표시소자의 구동회로는 k 개의 블럭들(BL1 내지 BLk)을 포함한 프레임 메모리(1)와, PWM 클럭(PWMCLK)을 계수하기 위한 카운터(5)와, 카운터(5)의 출력신호와 프레임 메모리(1)의 출력신호를 비교하기 위한 비교기들(401 내지 40k)과, 비교기들(401 내지 40k)의 출력을 저장하기 위한 k 개의 SR 래치 어레이(201 내지 20k)와, k 개의 SR 래치 어레이(201 내지 20k)의 출력단에 접속된 PWM/PAM 변조기(3)를 구비한다.Referring to FIG. 3, a driving circuit of a flat panel display device according to a first embodiment of the present invention includes a frame memory 1 including k blocks BL1 to BLk and a counter for counting a PWM clock PWMCLK. (5), comparators 401 to 40k for comparing the output signal of the counter 5 and the output signal of the frame memory 1, and k SRs for storing the outputs of the comparators 401 to 40k. The latch array 201-20k and the PWM / PAM modulator 3 connected to the output terminals of k SR latch arrays 201-20k are provided.

프레임 메모리(1)의 블록들(BL1 내지 BLk) 각각은 시스템보드로부터 입력되는 디지털 비디오 데이터(RGB)를 저장한 후, 각각의 데이터(RGB)가 m 비트 데이터라 할 때 저장된 데이터(RGB)를 m 비트씩 직렬로 비교기(401 내지 40k)의 제1 입력단자에 공급한다.Each of the blocks BL1 to BLk of the frame memory 1 stores digital video data RGB input from the system board, and then stores the stored data RGB when each data RGB is m-bit data. The m bits are supplied in series to the first input terminal of the comparators 401-40k.

카운터(5)는 PWM 클럭(PWMCLK)을 계수하고 그 계수값을 m 비트 데이터로써 비교기(401 내지 40k)의 제2 입력단자에 공급한다.The counter 5 counts the PWM clock PWMMCLK and supplies the count value as m bit data to the second input terminal of the comparators 401 to 40k.

비교기들(401 내지 40k) 각각은 프레임 메모리(1)의 블럭(BL1 내지 BLk)으로부터 입력되는 m 비트 데이터와 카운터(5)로부터 입력되는 m 비트 데이터를 비교하고 그 데이터들이 동일하면 디지털 데이터 '1'을 출력하는 반면에 그 데이터들이 다르면 '0'을 출력한다.Each of the comparators 401 to 40k compares the m bit data input from the blocks BL1 to BLk of the frame memory 1 with the m bit data input from the counter 5 and if the data are the same, the digital data '1'. Output '0' if the data are different.

SR 래치 어레이(201 내지 20k) 각각은 n/k 개의 데이터 채널만큼 비교기(401 내지 40k)로부터 공급되는 1 비트 데이터를 저장하고 저장된 데이터를 PWM/PAM 제어신호로서 PWM/PAM 변조기(3)에 공급한다.Each of the SR latch arrays 201 to 20k stores one bit data supplied from the comparators 401 to 40k by n / k data channels and supplies the stored data to the PWM / PAM modulator 3 as a PWM / PAM control signal. do.

PWM/PAM 변조기(3)는 SR 래치 어레이들(201 내지 23)로부터 입력되는 n 개의 데이터 채널에 해당하는 n 개의 PWM/PAM 제어신호를 PWM 방식이나 PAM 방식으로 변조하여 데이터의 계조값에 대응하는 아날로그 구동전압이나 구동전류를 출력한다.The PWM / PAM modulator 3 modulates n PWM / PAM control signals corresponding to the n data channels input from the SR latch arrays 201 to 23 in a PWM or PAM manner to correspond to grayscale values of the data. Output analog drive voltage or drive current.

PWM/PAM 변조기(3)로부터 출력되는 구동전압이나 구동전류는 표시패널(14)의데이터전극들에 공급된다.The driving voltage or driving current output from the PWM / PAM modulator 3 is supplied to the data electrodes of the display panel 14.

프레임 메모리(1) 내에 8 개의 블록들(BL1 내지 BL8)이 포함되고 데이터 채널의 수가 128×3(RGB)=384이고 각 데이터가 26만 컬러로 계조표현이 가능한 6 비트 데이터라고 가정할 때 8 개의 블록들(BL1 내지 BL8)은 (128×3)/8=48 개의 데이터가 저장된다. 이 경우 PWM 클럭(PWMCLK)의 주파수가 1[Mhz]라면 각 블럭들(BL1 내지 BLk)은 48MHz의 주파수로 6 비트 데이터를 직렬로 출력한다. SR 래치 어레이(201 내지 20k) 각각은 자신과 대응하는 하나의 블록(BL1 내지 BLk 중 어느 하나)으로 부터 입력되는 48 개의 6 비트 데이터를 저장한다. 따라서, 프레임 메모리(1)의 블럭 개수와 대응하여 SR 래치 어레이(201 내지 20k)가 8 개일 때 SR 래치 어레이(201 내지 20k)로부터 출력되는 PWM/PAM 제어신호의 데이터들은 48×8=384 개이고 그 데이터들가 변하는 시간은 (1/48Mhz)×48=1[μs]이다. 즉, PWM 클럭(PWMCLK)에 동기되어 384 개의 PWM/PAM 제어신호 데이터가 SR 래치 어레이들(201 내지 20k)로부터 출력된다.Assuming that eight blocks BL1 to BL8 are included in the frame memory 1, the number of data channels is 128 × 3 (RGB) = 384, and each data is 6-bit data capable of gradation expression in 260,000 colors. Blocks BL1 to BL8 store (128 × 3) / 8 = 48 data. In this case, if the frequency of the PWM clock PWMCLK is 1 [Mhz], each of the blocks BL1 to BLk outputs 6-bit data in series at a frequency of 48 MHz. Each of the SR latch arrays 201 to 20k stores 48 six-bit data input from one block corresponding to itself (any one of BL1 to BLk). Accordingly, when the number of SR latch arrays 201 to 20k corresponds to the number of blocks of the frame memory 1, the data of the PWM / PAM control signals outputted from the SR latch arrays 201 to 20k are 48x8 = 384 pieces. The time that the data changes is (1 / 48Mhz) x 48 = 1 [μs]. That is, 384 PWM / PAM control signal data are output from the SR latch arrays 201 to 20k in synchronization with the PWM clock PWMMCLK.

도 4는 본 발명의 다른 실시예에 따른 평판표시소자의 구동회로를 나타낸다. 이 구동회로에 있어서 도 3의 구동회로와 실질적으로 동일한 기능의 회로소자들에 대하여는 동일한 도면부호를 붙이고 상세한 설명을 생략하기로 한다.4 illustrates a driving circuit of a flat panel display device according to another exemplary embodiment of the present invention. In this driving circuit, circuit elements having substantially the same functions as the driving circuit of FIG. 3 are denoted by the same reference numerals and detailed description thereof will be omitted.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 평판표시소자의 구동회로는 SR 래치 어레이들(201 내지 20k)과 PWM/PAM 변조기(7) 사이에 접속된 래치 레지스터 어레이(6)를 구비한다.Referring to FIG. 4, the driving circuit of the flat panel display device according to the second embodiment of the present invention uses the latch register array 6 connected between the SR latch arrays 201 to 20k and the PWM / PAM modulator 7. Equipped.

이 구동회로는 도 2에 도시된 종래의 구동회로와 도 3에 도시된 본 발명의제1 실시예에 따른 구동회로의 비교에서 알 수 있는 바 종래의 쉬프트 레지스터 어레이를 SR 래치 어레이들(201 내지 20k)로 대치한 회로이다.This driving circuit can be seen in the comparison between the conventional driving circuit shown in FIG. 2 and the driving circuit according to the first embodiment of the present invention shown in FIG. 20k) is replaced by the circuit.

따라서, SR 래치 어레이(201 내지 20k) 각각은 n/k 개의 데이터 채널만큼 비교기(401 내지 40k)로부터 공급되는 1 비트 데이터를 저장하고 저장된 데이터를 래치 레지스터 어레이(6)에 공급한다.Thus, each of the SR latch arrays 201 to 20k stores one bit data supplied from the comparators 401 to 40k by n / k data channels and supplies the stored data to the latch register array 6.

레치 레지스터 어레이(6)는 각각 m 비트의 데이터를 저장하기 위한 n 개의 플립플롭들을 포함한다. 이 래치 레지스터 어레이(6)는 SR 래치 어레이(201 내지 20k)로부터 동시에 입력되는 n 개의 데이터를 저장한 후에 저장된 n 개의 데이터를 PWM/PAM 변조기(7)에 공급한다. 이 래치 레지스터 어레이(6)로부터 출력되는 n 개의 데이터는 PWM/PAM 제어신호로서 PWM/PAM 변조기(7)에 공급된다.The latch register array 6 includes n flip-flops, each for storing m bits of data. The latch register array 6 stores n data input simultaneously from the SR latch arrays 201 to 20k and then supplies the stored n data to the PWM / PAM modulator 7. The n pieces of data output from the latch register array 6 are supplied to the PWM / PAM modulator 7 as a PWM / PAM control signal.

PWM/PAM 변조기(7)는 래치 레지스터 어레이(6)로부터 입력되는 n 개의 데이터 채널에 해당하는 n 개의 PWM/PAM 제어신호를 PWM 방식이나 PAM 방식으로 변조하여 데이터의 계조값에 대응하는 아날로그 구동전압이나 구동전류를 출력한다.The PWM / PAM modulator 7 modulates n PWM / PAM control signals corresponding to n data channels input from the latch register array 6 by PWM or PAM to analog drive voltages corresponding to the gray scale values of the data. Or outputs a drive current.

상술한 바와 같이, 본 발명에 따른 평판표시소자의 구동회로는 2 단의 레지스터 어레이를 제거하고 카운터와 비교기를 통하여 매 클럭마다 각 데이터 채널에 필요한 1 비트 데이터를 프레임 메모리에서 SR 래치 어레이 쪽으로 직접 전송하게 함으로써 소자수와 집적회로(IC)의 크기를 최소화할 수 있다. 나아가, 본 발명에 따른 평판표시소자의 구동회로는 집적회로의 크기가 작아지는 만큼 그 집적회로가실장되는 인쇄회로보드(PCB)의 크기를 줄일 수 있다.As described above, the driving circuit of the flat panel display element according to the present invention removes the register array of the two stages and transfers 1-bit data required for each data channel directly from the frame memory to the SR latch array through the counter and the comparator. By doing so, the number of devices and the size of the integrated circuit (IC) can be minimized. Furthermore, the driving circuit of the flat panel display device according to the present invention can reduce the size of a printed circuit board (PCB) on which the integrated circuit is mounted as the size of the integrated circuit is reduced.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

Claims

A frame memory in which data is stored;

A counter for counting a clock signal and outputting the count data;

A comparator for comparing the output of the frame memory with the output of the counter;

A latch array for temporarily storing the output of the comparator;

And a modulator for converting data from the latch array into any one of an analog driving voltage and a driving current corresponding to the gray scale.

The method of claim 1,

And the flat panel display element is a display element using an electroluminescence (EL).

The method of claim 1,

And the modulator modulates the data by any one of pulse width modulation (PWM) and pulse amplitude modulation (PAM).

The method of claim 1,

And the latch array comprises an SR latch.

The method of claim 1,

And a latch register array provided between the latch array and the modulator to supply data from the latch array to the modulator.