KR20040087495A - Reference voltage power generating circuits in semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 기준전압 발생회로에 관한 것으로, 특히 반도체장치의 전압다운컨버터의 기준전압을 발생하는 기준전압 발생회로에 관한 것이다.The present invention relates to a reference voltage generating circuit of a semiconductor device, and more particularly to a reference voltage generating circuit for generating a reference voltage of a voltage down converter of a semiconductor device.
반도체 장치에 있어서 내부 전원 전압 회로는 칩 외부로부터 공급되는 외부 전원 전압의 레벨을 다운시켜 칩 내부의 각 회로로 공급하는 것이다. 이러한 내부 전원 전압 회로는 이 기술 분야에서 내부 전원 공급 회로(Internal Voltage down Converter)라고도 불러지고 있다. 이와 같은 내부 전원 공급 회로는 저전력 SRAM에서 동작 전원 전압의 범위가 넓을 경우, 칩 내부에 넓은 범위의 외부전원으로부터 일정한 전원 전압을 칩 내부에 공급하는데 유용하게 이용된다. 이와 같이 내부 전원 공급 회로를 사용하여 칩의 외부로부터 전원 전압의 레벨과 다른 전압 레벨로 칩 내부의 회로에 공급하고자 하는 경우, 칩 내부의 각 모서리 영역(Corner area)에서 전원의 강하가 없도록 내부 전원 공급 회로를 여러 군데에 분산시켜 내부 전원을 균일하게 하도록 하는 기술이 사용되고 있다. 이러한 기술의 예로서는 본원 출원인에 의해 출원되어 1998년 11월 2일자 및 2000년 6월 28일자로 각각 등록된 특허등록번호 제0173934호(내부전원전압장치) 및 제0266901호(내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치)에 상세하게 게재되어 있다.In the semiconductor device, the internal power supply voltage circuit lowers the level of the external power supply voltage supplied from the outside of the chip and supplies it to each circuit inside the chip. Such internal supply voltage circuits are also referred to in the art as internal voltage down converters. Such an internal power supply circuit is useful for supplying a constant power supply voltage into a chip from a wide range of external power supplies within a chip when the operating power supply voltage range is wide in a low power SRAM. As described above, when the internal power supply circuit is used to supply a circuit inside the chip at a voltage level different from that of the power supply voltage from the outside of the chip, the internal power source does not have a drop in power at each corner area of the chip. A technique of distributing the supply circuit in several places to make the internal power source uniform is used. Examples of such techniques include Patent Registration Nos. 0173934 (internal power supply voltage device) and 00266901 (internal power supply voltage generation circuits), filed by Applicant of November 2, 1998 and June 28, 2000, respectively. Semiconductor memory device using the same).
상기 두 개의 선행특허에서 개시된 바와 같이 내부 전원 공급 회로는 가지는 반도체 장치들은 레이 아웃 면적이 큰 첫 번째 기준 전압 발생기를 통하여 첫 번째 기준 전압 Vref1(이하 "제1기준전압 Vref1"이라 칭함)을 발생시키고, 상기 제1기준전압 Vref1을 이용하여 칩 내부의 각 모서리에 레이 아웃 면적을 적게 차지하는 두 번째 기준 전압 Vref2(이하 "제2기준전압 Vref2"라 칭함) 발생기를 분산 배치하여, 칩 내부의 전원 전압을 균일하게 하도록 하기는 기술이 사용된다. 따라서 일반적으로 내부 전원 공급 회로는 2단 이상의 기준전압 발생기를 가지고 있다.As disclosed in the above two prior patents, semiconductor devices having internal power supply circuits generate a first reference voltage Vref1 (hereinafter referred to as "first reference voltage Vref1") through a first reference voltage generator having a large layout area. The second reference voltage Vref2 (hereinafter referred to as "second reference voltage Vref2") generator, which occupies a small layout area at each corner of the chip, is distributed by using the first reference voltage Vref1 to distribute the power supply voltage inside the chip. The technique is used to make it uniform. Therefore, the internal power supply circuit generally has two or more reference voltage generators.
이러한 내부 전원전압을 발생하기 위한 종래의 기준전압 발생회로가 도 1에 도시되어 있다.A conventional reference voltage generator circuit for generating such an internal power supply voltage is shown in FIG.
도 1을 참조하면, 제1기준전압(VREF)은 밴드갭 레퍼런스 제너레이터(Bandgap Reference Genertor) 혹은 CMOS Type Reference Genertor에 의해 발생되는 전압으로 통상 1.2V정도의 값을 갖는다. 상기 발생된 제1기준전압(VREF)은 연산증폭기(DA0)의 반전단(-)에 연결되고, 상기 연산증폭기(DA0)의 출력단은 피모오스 트랜지스터(MP0)의 게이트에 연결되어 있다. 상기 피모오스 트랜지스터(MP0)의 드레인으로 내부기준전압인 제2 기준전압(VREFA)이 출력되며, 피모오스 트랜지스터(MP0)의 드레인에 피모오스 트랜지스터(MP1)의 소스가 연결되고, 상기 피모오스 트랜지스터(MP1)의 드레인과 게이트에 피모오스 트랜지스터(MP2)의 소스가 연결되고, 상기 피모오스 트랜지스터(MP0)의 드레인과 게이트가 접지에 연결되어 있다. 상기 피모오스 트랜지스터(MP1)의 드레인이 연산증폭기(DA0)의 비반전단자(+)에 연결되어 있다.Referring to FIG. 1, the first reference voltage V REF is a voltage generated by a bandgap reference generator or a CMOS type reference generator and has a value of about 1.2V. The generated first reference voltage V REF is connected to the inverting terminal (−) of the operational amplifier DA0, and the output terminal of the operational amplifier DA0 is connected to the gate of the PMOS transistor MP0. The second reference voltage V REFA , which is an internal reference voltage, is output to the drain of the PMOS transistor MP0, a source of the PMOS transistor MP1 is connected to the drain of the PMOS transistor MP0, and the PMOS is connected. A source of the PMOS transistor MP2 is connected to the drain and the gate of the transistor MP1, and a drain and the gate of PMOS transistor MP0 are connected to the ground. The drain of the PMOS transistor MP1 is connected to the non-inverting terminal (+) of the operational amplifier DA0.
연산증폭기(DA0)의 반전단자(-)에는 밴드갭 레퍼런스 제너레이터(Bandgap Reference Genertor) 혹은 CMOS Type Reference Genertor에 의해 발생되는 제1 기준전압(VREF)이 인가되고, 비반전단자(+)에는 제2 기준전압(VREFA)에서 피모오스 트랜지스터(MP1, MP2)의 저항에 의한 분압전압(VSEP)이 인가된다. 이때연산증폭기(DA0)는 상기 분압전압(VSEP)과 상기 제1 기준전압(VREF)간의 차동증폭된 신호를 피모오스 트랜지스터(MP0)의 게이트로 출력한다. 피모오스 트랜지스터(MP0)는 상기 차동증폭된 신호에 의해 상기 분압전압(VSEP)과 상기 제1 기준전압(VREF)이 같아지도록 스위칭 온/오프 동작을 한다.The first reference voltage V REF generated by the bandgap reference generator or the CMOS type reference generator is applied to the inverting terminal (−) of the operational amplifier DA0, and the non-inverting terminal (+) is applied to the inverting terminal (−). The divided voltage V SEP is applied by the resistance of the PMOS transistors MP1 and MP2 at the reference voltage V REFA . In this case, the operational amplifier DA0 outputs the differentially amplified signal between the divided voltage V SEP and the first reference voltage V REF to the gate of the PMOS transistor MP0. The PMOS transistor MP0 performs a switching on / off operation such that the divided voltage V SEP is equal to the first reference voltage V REF by the differentially amplified signal.
그러면 상기 제2 기준전압(VREFA)은 하기 식 1에 의해 구할 수 있다.Then, the second reference voltage V REFA may be obtained by Equation 1 below.
즉, 제2 기준전압(VREFA)은 기준전압(VREF)과 모오스 저항(RMP1)(RMP2)의 비에 의해 그 값이 결정된다. 여기서 모오스 저항(RMP1)(RMP2)의 드레인과 소스간의 전압(Vgs)은 각각 제2 기준전압 - 제1 기준전압(VREF)과 기준전압(VREF)이 된다.That is, the value of the second reference voltage V REFA is determined by the ratio of the reference voltage V REF and the mos resistance R MP1 and R MP2 . Here, the voltage Vgs between the drain and the source of the MOS resistor R MP1 and R MP2 becomes a second reference voltage-a first reference voltage V REF and a reference voltage V REF , respectively.
이와 같은 종래의 기준전압 발생회로는 동작전압이 점점 낮아지면 내부 전원전압도 낮아지게 되어 제2 기준전압(VREFA)의 레벨도 낮아진다. 그러나 제1 기준전압(VREF)은 PVT변화에 둔갑하도록 설계되어 있어 그 특성상 레벨을 낮추기가 어려워진다. 따라서 제2 기준전압(VREFA)이 점점 낮아지면 모오스 저항(RMP1)의 드레인과 소스간의 전압(Vgs)이 점점 낮아지게 되어 일정전압 이하에서는 피모오스 트랜지스터(MP1)이 오프되어 회로가 동작하지 않게 되는 문제가 있다. 예를 들어 제1기준전압(VREF)=1.2V, 피모오스 트랜지스터(MP1)의 문턱전압이 0.5V인 경우 1.7V이하의 제2 기준전압(VREF)을 발생할 수 없는 문제가 있었다.In the conventional reference voltage generation circuit, as the operating voltage decreases, the internal power supply voltage is also lowered, and the level of the second reference voltage V REFA is lowered. However, since the first reference voltage V REF is designed to cope with the PVT change, it is difficult to lower the level due to its characteristics. Therefore, when the second reference voltage V REFA is gradually lowered, the voltage V gs between the drain and the source of the MOS resistor R MP1 is gradually lowered, and the PMOS transistor MP1 is turned off at a predetermined voltage or less so that the circuit operates. There is a problem not to do. For example, when the first reference voltage V REF = 1.2 V and the threshold voltage of the PMOS transistor MP1 is 0.5 V, there is a problem in that the second reference voltage V REF of 1.7 V or less cannot be generated.
따라서, 본 발명의 목적은 상기와 같은 문제를 해결하기 위해 기준전압 발생기에서 발생된 기준전압을 변화시켜 다수의 내부 전원전압용 기준전압을 발생할 수 있는 반도체 메모리 장치의 기준전압 발생회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a reference voltage generation circuit of a semiconductor memory device capable of generating a plurality of reference voltages for internal power supply voltages by changing a reference voltage generated by a reference voltage generator to solve the above problems. .
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 기준전압 발생회로는, 미리 설정된 제1 기준전압(VREF)을 발생하여 출력하는 기준전압 발생기와, 상기 기준전압 발생기로부터 발생된 제1 기준전압(VREF)을 분압하여 제1 분압전압을(Va1)을 출력하는 제1 기준전압 분압부와, 제1 및 제2 분압전압(Va1, Va2)간의 차값을 증폭하여 출력하는 연산증폭기와, 상기 연산증폭기의 차동증폭 값에 따라 제2 기준전압(VREFA)의 레벨을 조절하는 제2기준전압 조절부와, 상기 제2 기준전압 조절부로부터 조절된 제2 기준전압(VREFA)을 분압하여 제2 분압전압(Va2)을 상기 차동증폭기로 피드백 출력하는 제2 기준전압 분압부로 구성함을 특징으로 한다.In order to achieve the above object, an internal reference voltage generation circuit of a semiconductor memory device of the present invention includes a reference voltage generator for generating and outputting a first reference voltage V REF , and a first reference generated from the reference voltage generator. A first reference voltage divider for dividing the voltage V REF to output the first divided voltage Va1, an operational amplifier for amplifying and outputting a difference value between the first and second divided voltages Va1 and Va2; the second reference voltage adjusting unit and the second a second reference voltage control from the reference voltage adjusting unit (V REFA) for adjusting the level of the second reference voltage (V REFA) in accordance with the differential amplification value of the operational amplifier divided And a second reference voltage divider which feeds back a second divided voltage Va2 to the differential amplifier.
상기 제1 기준전압 분압부는, 상기 기준전압 발생기와 접지사이에 직렬 연결된 분압저항(R1, R2)으로 구성함을 특징으로 한다.The first reference voltage divider may include voltage divider resistors R1 and R2 connected in series between the reference voltage generator and ground.
상기 연산증폭기는 상기 분압저항(R1, R2)에 의해 분압된 제1분압전압(Va1)을 반전단(-)으로 입력하고, 비반전단(+)으로 제2 분압전압(Va2)을 입력함을 특징으로 한다,.The operational amplifier inputs the first divided voltage Va1 divided by the voltage dividing resistors R1 and R2 into the inverting terminal (-) and inputs the second divided voltage Va2 into the non-inverting terminal (+). It features.
상기 제2 기준전압 조절부는 피모오스 트랜지스터(MP0)로 구성함이 바람직하다.Preferably, the second reference voltage controller is formed of a PMOS transistor MP0.
상기 제2기준전압 분압부는 상기 제2 기준전압 조절부의 출력단과 접지사이에 연결된 피모오스 트랜지스터(MP1, MP2)로 구성한다.The second reference voltage divider is composed of PMOS transistors MP1 and MP2 connected between the output terminal of the second reference voltage adjuster and ground.
상기 제2기준전압 분압부는 상기 제2 기준전압 조절부의 출력단과 접지사이에 연결된 엔모오스 트랜지스터(MN1, MN2)로 구성한다.The second reference voltage divider is composed of NMOS transistors MN1 and MN2 connected between the output terminal of the second reference voltage adjuster and ground.
상기 제2 기준전압은 제1 기준전압과 접지사이에 연결된 저항(R1, R2)의 저항값 비에 따라 결정하는 것이 바람직하다.The second reference voltage is preferably determined according to a ratio of resistance values of the resistors R1 and R2 connected between the first reference voltage and the ground.
도 1은 종래의 기준전압 발생회로도1 is a conventional reference voltage generation circuit diagram
도 2는 본 발명의 실시 예에 따른 반도체 장치의 기준전압 발생회로의 구성도2 is a configuration diagram of a reference voltage generator circuit of a semiconductor device according to an embodiment of the present invention.
도 3은 본 발명의 바람직한 다른 실시 예에 따른 반도체 메모리 장치의 기준전압 발생회로도3 is a reference voltage generation circuit diagram of a semiconductor memory device according to another exemplary embodiment of the present invention.
도 4는 본 발명의 바람직한 다른 실시 예에 따른 반도체 메모리 장치의 기준전압 발생회로도4 is a reference voltage generation circuit diagram of a semiconductor memory device according to another embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10: 기준전압 발생기 12: 제1 기준전압 분압부10: reference voltage generator 12: first reference voltage voltage divider
14: 제2 기준전압 조절부 16: 제2 기준전압 분압부14: second reference voltage adjusting unit 16: second reference voltage divider
이하 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 보다 상세하게 설명된다. 그러나 본 발명은 다수의 상이한 형태로 구현될 수 있고, 기술된 실시예에 제한되지 않음을 이해하여야 한다. 하기의 실시 예는 설명을 위한 것이며 당업자에게 본 발명의 사상을 충분하게 전달하기 위한 것임에 유의하여야 한다. 또한 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명이 생략됨에 유의하여야 한다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will now be described in more detail with reference to the accompanying drawings in which: FIG. It should be understood, however, that the present invention may be embodied in many different forms and should not be limited to the described embodiments. It should be noted that the following examples are provided for the purpose of explanation and to sufficiently convey the spirit of the present invention to those skilled in the art. It should also be noted that detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention are omitted.
도 2는 본 발명의 실시 예에 따른 반도체 장치의 기준전압 발생회로의 구성도이다.2 is a configuration diagram of a reference voltage generation circuit of a semiconductor device according to an embodiment of the present invention.
미리 설정된 제1 기준전압(VREF)을 발생하여 출력하는 기준전압 발생기(10)와, 상기 기준전압 발생기(10)와 접지사이에 직렬 연결된 분압저항(R1, R2)으로 구성되어 상기 기준전압 발생기(10)로부터 발생된 제1 기준전압(VREF)을 분압하여 제1 분압전압을(Va1)을 출력하는 제1 기준전압 분압부(12)와, 상기 분압저항(R1, R2)에 의해 분압된 제1 분압전압(Va1)을 반전단(-)으로 입력하고, 비반전단(+)으로 제2 분압전압(Va2)을 입력하여 상기 제1 및 제2 분압전압(Va1, Va2)간의 차값을 증폭하여 출력하는 연산증폭기(DA0)와, 피모오스 트랜지스터(MP0)로 구성되어 상기 연산증폭기(DA0)의 차동증폭 값에 따라 제2 기준전압(VREFA)의 레벨을 조절하는 제2기준전압 조절부(14)와, 상기 제2 기준전압 조절부(14)의 출력단과 접지사이에 연결된 피모오스 트랜지스터(MP1, MP2)로 이루어져 상기 제2 기준전압 조절부(14))로부터 조절된 제2 기준전압(VREFA)을 분압하여 제2 분압전압(Va2)을 상기 차동증폭기(DA0)의 비반전단(+)으로 출력하는 제2 기준전압 분압부(16)로 구성되어 있다.The reference voltage generator includes a reference voltage generator 10 generating and outputting a first reference voltage V REF which is preset, and voltage divider resistors R1 and R2 connected in series between the reference voltage generator 10 and the ground. The first reference voltage divider 12 outputs the first divided voltage Va1 by dividing the first reference voltage V REF generated from (10), and divides the voltage by the voltage divider resistors R1 and R2. The first divided voltage Va1 to the inverted terminal (-) and the second divided voltage Va2 to the non-inverted terminal (+) to determine a difference value between the first and second divided voltages Va1 and Va2. A second reference voltage control unit configured to include an operational amplifier DA0 for amplifying and outputting an op amp, and a PMOS transistor MP0 to adjust a level of the second reference voltage V REFA according to the differential amplifier value of the operational amplifier DA0. And the PMOS transistors MP1 and MP2 connected between the unit 14 and the output terminal of the second reference voltage adjusting unit 14 and the ground. The second reference voltage V REFA divided by the second reference voltage adjusting unit 14 to divide the second divided voltage Va2 to output the non-inverting terminal (+) of the differential amplifier DA0. The reference voltage division part 16 is comprised.
상기 피모오스 트랜지스터(MP0)의 드레인으로 내부기준전압(VREFA)이 출력된다. 그리고 제2 기준전압 분압부(16)는 피모오스 트랜지스터(MP0)의 드레인에 피모오스 트랜지스터(MP1)의 소스가 연결되고, 상기 피모오스 트랜지스터(MP1)의 드레인과 게이트에 피모오스 트랜지스터(MP2)의 소스가 연결되고, 상기 피모오스 트랜지스터(MP0)의 드레인과 게이트가 접지에 연결되어 있으며, 상기 피모오스 트랜지스터(MP1)의 드레인이 연산증폭기(DA0)의 비반전단자(+)에 연결되어 있다.An internal reference voltage V REFA is output to the drain of the PMOS transistor MP0. In the second reference voltage divider 16, the source of the PMOS transistor MP1 is connected to the drain of the PMOS transistor MP0, and the PMOS transistor MP2 is connected to the drain and gate of the PMOS transistor MP1. The source of is connected, the drain and the gate of the PMOS transistor MP0 is connected to the ground, the drain of the PMOS transistor MP1 is connected to the non-inverting terminal (+) of the operational amplifier (DA0). .
상술한 도 2를 참조하여 본 발명의 바람직한 실시 예의 동작을 상세히 설명한다.Referring to Figure 2 described above will be described in detail the operation of the preferred embodiment of the present invention.
기준전압 발생기(10)는 미리 설정된 제1 기준전압(VREF)을 발생하여 제1 기준전압 분압부(12)의 저항(R1, R2)을 통해 분압되어 연산증폭기(DA0)의 반전단자(-)로 인가된다. 그리고 연산증폭기(DA0)의 비반전단자(+)에는 제2 기준전압(VREFA)에서 피모오스 트랜지스터(MP1, MP2)의 저항에 의한 분압전압(Va2)이 인가된다. 이때 연산증폭기(DA0)는 상기 제2 분압전압(Va2)과 상기 제1 분압전압(Va1)간의 차전압의 증폭값을 피모오스 트랜지스터(MP0)의 게이트로 출력한다. 피모오스 트랜지스터(MP0)는 상기 차동증폭된 전압에 의해 상기 제2 분압전압(Va2)과 상기 제1 분압전압(Va1)이 같아지도록 스위칭 온/오프 동작을 한다.The reference voltage generator 10 generates a predetermined first reference voltage V REF and divides the voltage through the resistors R1 and R2 of the first reference voltage divider 12, thereby inverting the terminal of the operational amplifier DA0 (−). Is applied. The divided voltage Va2 is applied to the non-inverting terminal + of the operational amplifier DA0 by the resistance of the PMOS transistors MP1 and MP2 at the second reference voltage V REFA . In this case, the operational amplifier DA0 outputs an amplified value of the difference voltage between the second divided voltage Va2 and the first divided voltage Va1 to the gate of the PMOS transistor MP0. The PMOS transistor MP0 performs a switching on / off operation such that the second divided voltage Va2 is equal to the first divided voltage Va1 by the differentially amplified voltage.
그러면 상기 제2 기준전압(VREFA)은 하기 수학식 2에 의해 구할 수 있다.Then, the second reference voltage V REFA may be obtained by Equation 2 below.
즉, 제2 기준전압(VREFA)은 제1 기준전압(VREF)을 분압저항(R1, R2)에 의해 분압된 전압 값과 피모오스 트랜지스터(MP1, MP2)의 모스저항(RMP1)(RMP2)의 저항비에 의해 그 값이 결정된다.That is, the second reference voltage V REFA is a voltage value obtained by dividing the first reference voltage V REF by the divided resistors R1 and R2 and the MOS resistance R MP1 of the PMOS transistors MP1 and MP2 ( The value is determined by the resistance ratio of R MP2 ).
여기서 모오스 저항(RMP1)(RMP2)의 드레인과 소스간의 전압(Vgs)은 각각 제1 분압전압(Va1)과 제2 기준전압(VREFA) - 제1 분압전압(Va1)이 된다. 여기서 제1 분압전압(Va1)은 하기 수학식 3에 의해 구할 수 있다.Here, the voltage Vgs between the drain and the source of the moth resistance R MP1 (R MP2 ) becomes the first divided voltage Va1 and the second reference voltage V REFA -the first divided voltage Va1, respectively. Here, the first divided voltage Va1 may be obtained by Equation 3 below.
예를 들어 제1 기준전압(VREF)=1.2V이고 피모오스 트랜지스터(MMP1)의 문턱전압(Vt)이 0.5V인 경우 피모오스 트랜지스터(MP1, MP2)의 사이즈가 동일하다고 가정하면 제2 기준전압(VREFA)은 수학식 2와 같이 Va1×Va2가 되므로 피모오스 트랜지스터(MP1, MP2)의 게이트-소스간 전압(Vgs)은 각각 Va1, Va2되며 이때 Va1=Va2이 된다. 이렇게 동작하기 위해서는 제1 분압전압(Va1)과 제2 기준전압(Va2)은 최소 0.5V이상 되어야 하고 제2 기준전압(VREFA)은 1.0V이상에서는 정상동작을 하게 된다.For example, when the first reference voltage (V REF ) = 1.2V and the threshold voltage (Vt) of the PMOS transistor MMP1 is 0.5V, it is assumed that the sizes of the PMOS transistors MP1 and MP2 are the same. Since the voltage V REFA becomes Va1 × Va2 as shown in Equation 2, the gate-source voltages Vgs of the PMOS transistors MP1 and MP2 are Va1 and Va2, respectively, and Va1 = Va2. In order to operate in this way, the first divided voltage Va1 and the second reference voltage Va2 should be at least 0.5V and the second reference voltage V REFA may operate normally at 1.0V or more.
도 4은 본 발명의 바람직한 다른 실시 예에 따른 반도체 메모리 장치의 기준전압 발생회로도이다.4 is a reference voltage generation circuit diagram of a semiconductor memory device according to another exemplary embodiment of the present invention.
도 3은 도 2와 동일한 구성을 가지고 있으나, 도 2의 피모오스 트랜지스터(MP1, MP2) 대신에 엔모오스 트랜지스터(MN1, MN2)로 구성하였다.Although FIG. 3 has the same configuration as that of FIG. 2, instead of the PMOS transistors MP1 and MP2 of FIG. 2, the NMOS transistors MN1 and MN2 are configured.
엔모오스 트랜지스터(MN1, MN2)인 경우에도 2개의 트랜지스터의 사이즈를 동일하게 하였다. 도 3은 도 2와 동일한 동작을 하기 때문에 그 동작설명을 생략한다.Also in the case of the EnMOS transistors MN1 and MN2, the sizes of the two transistors were the same. Since FIG. 3 performs the same operation as that of FIG. 2, the description of the operation is omitted.
도 4는 본 발명의 실시 예에 따른 복수의 기준전압을 발생하기 위한 회로의 블록구성도이다.4 is a block diagram of a circuit for generating a plurality of reference voltages according to an exemplary embodiment of the present invention.
미리 설정된 기준전압(VREF)을 발생하여 출력하는 기준전압 발생기(100)와, 상기 기준전압 발생기(100)로부터 발생한 기준전압(VREF)을 입력하여 서로 다른 복수의 내부 기준전압들(VREFA1~VREFAn)을 출력하는 제1 내지 제 n 내부 기준전압 발생부(201~20n)로 구성되어 있다. 상기 제1 내지 제 n 내부 기준전압 발생부(201~20n)는 도 2나 도 3과 같은 회로로 구현이 가능하다.And a preset reference voltage (V REF) generated by the output reference voltage generator (100) for the, in the reference voltage generator, a reference voltage (V REF) with each other, a plurality of internal voltage reference other type generated from 100 (V REFA1 And first to nth internal reference voltage generators 201 to 20n for outputting ˜V REFAn ). The first to nth internal reference voltage generators 201 to 20n may be implemented in a circuit as shown in FIG. 2 or FIG. 3.
본 발명의 다른 실시 예의 기준전압 발생회로는 내부 전원전압을 다수 개 사용하는 경우 그 다수의 내부 전원전압에 각각 대응하는 다수의 기준전압을 발생한다.The reference voltage generating circuit according to another embodiment of the present invention generates a plurality of reference voltages corresponding to the plurality of internal power supply voltages when a plurality of internal power supply voltages are used.
기준전압 발생기(100)는 미리 설정된 기준전압(VREF)을 발생하여 출력한다. 제1 내지 제 n 내부 기준전압 발생부(201~20n)는 상기 기준전압 발생기(100)로부터 발생한 기준전압(VREF)을 입력하여 서로 다른 복수의 내부 기준전압들(VREFA1~VREFAn)을 각각 출력한다.The reference voltage generator 100 generates and outputs a preset reference voltage V REF . The first to nth internal reference voltage generators 201 to 20n input a plurality of internal reference voltages V REFA1 to V REFAn by inputting the reference voltage V REF generated from the reference voltage generator 100. Print each.
도 2와 도 3에 도시된 제1 기준전압 조절부(12)의 저항(R1, R2)값의 비를 서로 다르게 하여 제1 내지 제 n 내부 기준전압 발생부(201~20n)에서 다수의 내부 기준전압들(VREFA1~VREFAn)을 각각 출력한다.A plurality of internal parts of the first to nth internal reference voltage generators 201 to 20n are formed by different ratios of the values of the resistors R1 and R2 of the first reference voltage adjuster 12 shown in FIGS. 2 and 3. Output the reference voltages V REFA1 to V REFAn , respectively.
상술한 바와 같이 본 발명은, 기준전압 발생기로부터 발생된 전압을 저항값의 비에 따라 기준전압을 변화시켜 내부 기준전압을 변화시킴으로 내부 기준전압을 분압하는 트랜지스터의 문턱전압이 0.5V인 경우에도 원하는 내부 기준전압을 발생시킬 수 있는 이점을 갖는다.As described above, the present invention can be used even when the threshold voltage of the transistor for dividing the internal reference voltage by changing the reference voltage based on the ratio of the resistance value to the voltage generated from the reference voltage generator is 0.5V. It has the advantage of generating an internal reference voltage.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030021916A KR20040087495A (en) | 2003-04-08 | 2003-04-08 | Reference voltage power generating circuits in semiconductor memory device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7561479B2 (en) | 2005-08-29 | 2009-07-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a develop reference voltage generator for sense amplifiers |
-
2003
- 2003-04-08 KR KR1020030021916A patent/KR20040087495A/en not_active Application Discontinuation
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