KR20040059890A - Capacitor and method of fabrication for the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor.
최근에 메모리 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.In recent years, the area occupied by a capacitor has been decreasing due to the high integration, miniaturization, and high speed of the memory device. Even if the semiconductor device is highly integrated and miniaturized, the capacitance of the capacitor for driving the semiconductor device should be secured at least.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 스토리지노드를 실린더(Cyclinder) 구조, 스택(Stack) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 스토리지노드의 유효 표면적을 극대화시키고 있다.To secure the capacitance of the capacitor, the storage node of the capacitor is formed into various structures such as a cylinder structure, a stack structure, and a concave structure to maximize the effective surface area of the capacitor storage node under a limited area. I'm making it.
또한, 캐패시터 용량을 확보하기 위해 스토리지노드의 높이를 증가시키고 있다.In addition, the height of the storage node is increasing to secure the capacitor capacity.
도 1은 종래기술에 따른 MIS(Metal Insulator Silicon) 캐패시터의 제조 방법을 도시한 공정 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a metal insulator silicon (MIS) capacitor according to the prior art.
도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체 회로가 형성된 반도체 기판(11) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 반도체 기판(11)의 일부를 노출시키는 스토리지노드콘택홀을 형성한다. 이때, 스토리지노드콘택홀은 통상적으로 트랜지스터의 소스/드레인 영역, 도우프드 실리콘막, 에피택셜 성장된 실리콘막 등을 노출시킨다.As shown in FIG. 1A, after forming the interlayer insulating film 12 on the semiconductor substrate 11 on which semiconductor circuits such as transistors and bit lines are formed, the interlayer insulating film 12 is etched to form part of the semiconductor substrate 11. Form a storage node contact hole to expose the. In this case, the storage node contact hole typically exposes a source / drain region of a transistor, a doped silicon film, an epitaxially grown silicon film, and the like.
다음에, 스토리지노드콘택홀을 채울때까지 층간절연막(12) 상에 폴리실리콘막을 증착한 후, 층간절연막(12)의 표면이 드러날때까지 리세스 에치백 공정을 통해 평탄화하여 스토리지노드콘택홀에 매립되는 폴리실리콘플러그(13)를 형성한다. 이때, 폴리실리콘플러그(13)는 스토리지노드콘택(Storage Node Contact; SNC)이다.Next, a polysilicon film is deposited on the interlayer insulating film 12 until the storage node contact hole is filled, and then planarized through a recess etch back process until the surface of the interlayer insulating film 12 is exposed, and then the planarization is performed in the storage node contact hole. A polysilicon plug 13 to be embedded is formed. At this time, the polysilicon plug 13 is a storage node contact (SNC).
계속해서, 폴리실리콘플러그(13)를 포함한 층간절연막(12) 상에 식각배리어막(etch barrier layer)인 질화막(14)과 스토리지노드의 높이를 결정짓는 스토리지노드 산화막(15)을 차례로 증착한다.Subsequently, the nitride film 14, which is an etch barrier layer, and the storage node oxide film 15, which determines the height of the storage node, are deposited on the interlayer insulating film 12 including the polysilicon plug 13 in order.
다음에, 스토리지노드 산화막(15) 상에 스토리지노드 마스크를 형성한 후, 스토리지노드 마스크를 식각마스크로 스토리지노드 산화막(15)과 질화막(14)을 연속적으로 식각하여 스토리지노드가 형성될 영역, 예컨대 오목(concave) 패턴(16)을 형성한다. 이때, 오목패턴(16)은 높은 두께의 스토리지노드산화막(15)을 식각하여 형성하므로 입구에 비해 바닥으로 갈수록 그 폭이 좁아져 측벽이 경사진다.Next, after the storage node mask is formed on the storage node oxide film 15, the storage node mask is continuously etched using the storage node mask as an etch mask to etch the storage node oxide film 15 and the nitride film 14 continuously, for example. A concave pattern 16 is formed. At this time, since the concave pattern 16 is formed by etching the storage node oxide layer 15 having a high thickness, the width thereof becomes narrower toward the bottom than the inlet so that the sidewall is inclined.
도 1b에 도시된 바와 같이, 오목패턴(16)을 포함한 스토리지노드산화막(15)상에 화학기상증착법(CVD)으로 도우프드 실리콘막을 증착한 후, 오목 패턴(16)을 채울때까지 도우프드 실리콘막 상에 산화막이나 감광막을 형성한다.As shown in FIG. 1B, a doped silicon film is deposited on the storage node oxide film 15 including the concave pattern 16 by chemical vapor deposition (CVD), and then the doped silicon is filled until the concave pattern 16 is filled. An oxide film or a photosensitive film is formed on the film.
다음에, 에치백이나 화학적기계적연마를 통해 오목패턴(16)을 제외한 부분에 형성된 도우프드 실리콘막을 제거하여 도우프드 실리콘막으로 된 실린더 구조의 스토리지노드(17, '하부전극'이라고도 함)를 형성한 후, 산화막이나 감광막을 제거한다.Next, the doped silicon film formed on the portions except the concave pattern 16 is removed through etching back or chemical mechanical polishing to form a storage node 17 (also referred to as a lower electrode) of a doped silicon film. After that, the oxide film or the photosensitive film is removed.
도 1c에 도시된 바와 같이, 스토리지노드 산화막(15)을 습식 딥아웃 공정을 통해 제거한다. 이때, 질화막(14)이 실린더 구조의 스토리지노드(17)를 지지하고 있다.As illustrated in FIG. 1C, the storage node oxide layer 15 is removed through a wet dipout process. At this time, the nitride film 14 supports the storage node 17 having a cylinder structure.
도면에 도시되지 않았지만, 후속 공정으로, 스토리지노드 산화막(16a,16b) 제거후 드러난 실린더 구조의 스토리지노드(17) 상에 유전막과 플레이트노드('상부전극'이라고도 함)를 차례로 형성하여 MIS 캐패시터를 완성한다. 이때, 플레이트노드는 금속물질을 이용한다.Although not shown in the drawings, a MIS capacitor is formed by sequentially forming a dielectric layer and a plate node (also referred to as an 'upper electrode') on the storage node 17 having a cylindrical structure exposed after removing the storage node oxide layers 16a and 16b. Complete At this time, the plate node uses a metal material.
그러나, 종래기술은 스토리지노드 산화막(15)의 습식 딥아웃 공정후, 실린더구조의 스토리지노드(17)간 브릿지(bridge) 및 스토리지노드(17)의 뽑힘 현상이 발생되는 문제가 있다(도 2 참조).However, the related art has a problem in that a pull-out phenomenon of the bridge and the storage node 17 between the storage nodes 17 of the cylinder structure occurs after the wet deep-out process of the storage node oxide film 15 (see FIG. 2). ).
도 2는 종래기술에 따른 스토리지노드간 브릿지 및 스토리지노드의 뽑힘 현상을 도시한 도면이다.2 is a diagram illustrating a pulling phenomenon of a bridge between storage nodes and a storage node according to the related art.
도 2에 도시된 바와 같은 브릿지 및 뽑힘 현상은 스토리지노드 산화막(15)의 식각 공정에서 국부적으로 일어나는 식각불량으로 인한 오픈불량, 스토리지노드 하부 CD(Critical Dimension) 부족 및 스토리지노드 하부 면적 부족에 의한 스토리지노드의 구조적 강도 감소에 의해 발생한다.As shown in FIG. 2, the bridging and pulling phenomenon may be caused by an open defect, a lack of a critical dimension (CD) under the storage node, and a storage node undersized area due to an etch defect locally occurring in an etching process of the storage node oxide layer 15. Caused by a decrease in the structural strength of the node.
이러한 현상들이 습식딥 공정에 의한 오목패턴의 넓힘 공정을 추가하여 개선되고는 있으나 한계가 있고, 특히, 오목패턴 형성후에 발생하는 하부 CD 부족 및 하부 면적 부족에 의한 브릿지 및 뽑힘 현상은 여전히 발생되고 있는 실정이다. 즉, 단일 질화막만으로 스토리지노드를 지지하는데는 한계가 있다.These phenomena are being improved by adding the process of widening the concave pattern by the wet dip process, but there are limitations. In particular, the bridge and the pulling phenomenon due to the lack of the lower CD and the lower area after the formation of the concave pattern are still occurring. It is true. That is, there is a limit in supporting the storage node with only a single nitride film.
이와 같은 브릿지 및 뽑힘 현상이 발생하면 해당 셀은 그 즉시 오류가 발생하고, 웨이퍼 수율이 현저히 감소한다.If such a bridge or pull occurs, the cell fails immediately and wafer yield is significantly reduced.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 스토리지노드간 브릿지 및 스토리지노드의 뽑힘 현상을 억제하는데 적합한 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, and an object of the present invention is to provide a capacitor and a manufacturing method thereof suitable for suppressing a bridge between storage nodes and pulling out of storage nodes.
도 1a 내지 도 1c는 종래기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art;
도 2는 종래기술의 스토리지노드간 브릿지 및 뽑힘 현상을 나타낸 도면,2 is a view showing a bridge between the storage node and the pulling phenomenon of the prior art,
도 3은 본 발명의 제1 실시예에 따른 캐패시터의 구조 단면도,3 is a structural cross-sectional view of a capacitor according to a first embodiment of the present invention;
도 4a 내지 도 4f는 도 3에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도,4A to 4F are cross-sectional views illustrating a method of manufacturing the capacitor shown in FIG. 3;
도 5는 본 발명의 제2 실시예에 따른 캐패시터의 구조 단면도,5 is a structural cross-sectional view of a capacitor according to a second embodiment of the present invention;
도 6a 내지 도 6g는 도 5에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도.6A to 6G are cross-sectional views illustrating a method of manufacturing the capacitor shown in FIG. 5.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 반도체 기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film
23 : 폴리실리콘플러그 24 : 질화막23 polysilicon plug 24 nitride film
25 : 스토리지노드산화막 26 : 스토리지노드 홀25: storage node oxide film 26: storage node holes
27 : 지지홈 28a : 스토리지노드27: support groove 28a: storage node
상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀에 매립되면서 상기 층간절연막의 표면과 일치하는 평탄도를 갖는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막 상에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계, 상기 스토리지노드홀에 의해 노출된 상기 스토리지노드콘택의 상부 일부를 리세스시켜 아래로 꺼지는 형태의 지지홈을 형성하는 단계, 및 상기 스토리지노드홀 내에 자신의 하부 영역이 상기 지지홈에 지지되면서 상기 스토리지노드 콘택과 전기적으로 연결되는 실린더 구조의 스토리지노드를 형성하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor according to the present invention, the method comprising: forming an interlayer insulating layer on an upper surface of a semiconductor substrate, forming a contact hole to expose a portion of the semiconductor substrate by etching the interlayer insulating layer; Forming a storage node contact having a flatness that is flush with the surface of the interlayer dielectric layer, forming a storage node oxide layer on the interlayer dielectric layer, and etching the storage node oxide layer to expose the storage node contact Forming a node hole, recessing an upper portion of the storage node contact exposed by the storage node hole to form a support groove having a form of turning off downward, and a lower region thereof in the storage node hole; It is supported by the support groove and electrically connected to the storage node contact. And forming a storage node having a cylindrical structure.
또한, 본 발명의 캐패시터의 제조 방법은 반도체 기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀에 매립되면서 상기 층간절연막의 표면과 일치하는 평탄도를 갖는 스토리지노드콘택을 형성하는 단계, 상기 층간절연막 상에 상부층이 하부층에 비해 상대적으로 습식식각률이 빠른 이중층의 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드홀을 형성하는 단계, 상기 스토리지노드 홀의 폭을 넓힘과 동시에 상기 스토리지노드산화막의 하부층을 언더컷시키는 단계, 상기 폭이 넓어진 스토리지노드홀에 의해 노출된 상기 스토리지노드콘택의 상부 일부를 리세스시켜 아래로 꺼지는 형태의 지지홈을 형성하는 단계, 및 상기 폭이 넓어진 스토리지노드홀 내에 자신의 하부 영역이 상기 지지홈과 상기 언더컷에 지지되면서 상기 스토리지노드 콘택과 전기적으로 연결되는 실린더 구조의 스토리지노드를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing the capacitor of the present invention comprises the steps of forming an interlayer insulating film on the semiconductor substrate, forming a contact hole for exposing a portion of the semiconductor substrate by etching the interlayer insulating film, the interlayer while being embedded in the contact hole Forming a storage node contact having a flatness coinciding with the surface of the insulating layer, forming a double layer storage node oxide layer having a higher wet etching rate on the interlayer insulating layer than a lower layer, and etching the storage node oxide layer Forming a storage node hole exposing the storage node contact; widening the width of the storage node hole and simultaneously undercutting a lower layer of the storage node oxide layer; the storage node exposed by the widened storage node hole Recess the upper part of the contact Forming a support groove having an off shape, and forming a cylindrical storage node electrically connected to the storage node contact while its lower region is supported by the support groove and the undercut in the widened storage node hole; Characterized in that it comprises a step.
그리고, 본 발명의 캐패시터는 반도체 기판, 상기 반도체 기판 상에 상기 반도체 기판의 일부를 노출시키는 콘택홀을 갖고 형성된 층간절연막, 상기 콘택홀의 상부에 지지홈을 제공하면서 상기 콘택홀의 일부를 채우는 스토리지노드콘택, 및 상기 지지홈에 자신의 하부가 박히면서 상기 스토리지노드콘택과 연결되는 스토리지노드를 포함하는 것을 특징으로 한다.The capacitor of the present invention includes a semiconductor substrate, an interlayer insulating film formed with a contact hole exposing a portion of the semiconductor substrate on the semiconductor substrate, and a storage node contact filling a portion of the contact hole while providing a support groove on the contact hole. And a storage node connected to the storage node contact while its lower portion is stuck in the support groove.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 3은 본 발명의 실시예에 따른 캐패시터의 구조 단면도이다.3 is a structural cross-sectional view of a capacitor according to an embodiment of the present invention.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 캐패시터는, 적어도 트랜지스터 및 비트라인이 형성된 반도체 기판(21) 상에 층간절연막(22)이 형성되고, 층간절연막(22)을 관통하는 콘택홀이 반도체 기판(21)의 일부를 노출시키고 있으며, 폴리실리콘플러그(23)가 콘택홀을 일부 채우는 두께로 형성되고, 폴리실리콘플러그(23) 상부의 나머지 콘택홀은 지지홈(27)으로 제공된다. 그리고, 지지홈(27)에 자신의 하부가 박히는 실린더 구조의 스토리지노드(28a)가 폴리실리콘플러그(23)와 연결되고 있고, 더불어 스토리지노드(28a)의 하부는 층간절연막(22) 상의 질화막(24)에 의해 지지되고 있다. 그리고, 스토리지노드(28a) 상에 유전막(30)과 플레이트노드(31)가 적층되고 있다. 한편, 지지홈(27)과 질화막(24)에 의해 지지되고 있는 실린더 구조의 스토리지노드(28a)는 하부 임계선폭(Critical Dimension; CD)이 상부 임계선폭에 비해 좁은 형태이다.As shown in FIG. 3, in the capacitor according to the first embodiment of the present invention, an interlayer insulating film 22 is formed on at least a semiconductor substrate 21 on which transistors and bit lines are formed, and penetrates the interlayer insulating film 22. A contact hole exposing a portion of the semiconductor substrate 21, and the polysilicon plug 23 is formed to a thickness to partially fill the contact hole, and the remaining contact hole on the polysilicon plug 23 is the support groove 27. Is provided. In addition, a storage node 28a having a cylindrical structure in which a lower portion of the support groove 27 is embedded is connected to the polysilicon plug 23, and a lower portion of the storage node 28a is formed of a nitride film (on the interlayer insulating film 22). It is supported by 24). The dielectric film 30 and the plate node 31 are stacked on the storage node 28a. On the other hand, the storage node 28a of the cylinder structure supported by the support groove 27 and the nitride film 24 has a lower critical dimension (CD) than the upper critical line width.
도 3과 같은 캐패시터에 있어서, 실린더 구조의 스토리지노드(28a)의 하부가 폴리실리콘플러그(23) 상부의 콘택홀(22a)에 제공된 지지홈(27)에 박혀 견고하게 지지되고 있어 브릿지 및 뽑힘 현상이 방지된다.In the capacitor as shown in FIG. 3, the lower portion of the cylindrical storage node 28a is firmly supported by the support groove 27 provided in the contact hole 22a on the upper portion of the polysilicon plug 23, and thus the bridge and pull-out phenomenon. This is avoided.
도 4a 내지 도 4f는 도 3에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도이다.4A to 4F are cross-sectional views illustrating a method of manufacturing the capacitor shown in FIG. 3.
도 4a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체 회로가 형성된 반도체 기판(21) 상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 식각하여 반도체 기판(21)의 일부를 노출시키는 콘택홀(22a)을 형성한다. 이때, 콘택홀(22a)은 통상적으로 트랜지스터의 소스/드레인 영역, 도우프드 실리콘막, 에피택셜 성장된 실리콘막 등을 노출시킨다.As shown in FIG. 4A, after forming the interlayer insulating film 22 on the semiconductor substrate 21 on which semiconductor circuits such as transistors and bit lines are formed, the interlayer insulating film 22 is etched to form a part of the semiconductor substrate 21. A contact hole 22a is formed to expose the contact hole. In this case, the contact hole 22a typically exposes a source / drain region of a transistor, a doped silicon film, an epitaxially grown silicon film, and the like.
다음에, 콘택홀(22a)을 채울때까지 층간절연막(22) 상에 폴리실리콘막을 증착한 후, 층간절연막(22)의 표면이 드러날때까지 리세스 에치백 또는 화학적기계적연마 공정을 실시하여 평탄화한다. 이와 같은 폴리실리콘막의 평탄화 공정후에 콘택홀(22a)에는 폴리실리콘플러그(23)가 매립되고, 폴리실리콘플러그(23)의 표면은 층간절연막(22)의 표면과 일치하는 평탄도를 갖는다.Next, a polysilicon film is deposited on the interlayer insulating film 22 until the contact hole 22a is filled, and then a recess etch back or chemical mechanical polishing process is performed until the surface of the interlayer insulating film 22 is exposed. do. After such a planarization process of the polysilicon film, the polysilicon plug 23 is buried in the contact hole 22a, and the surface of the polysilicon plug 23 has a flatness consistent with the surface of the interlayer insulating film 22.
계속해서, 폴리실리콘플러그(23)를 포함한 층간절연막(22) 상에 질화막(24), 스토리지노드 산화막(25)을 차례로 형성한다. 이때, 질화막(24)과 스토리지노드산화막(25)의 총 두께는 6000Å∼20000Å이고, 질화막(24)의 두께는 100Å∼2000Å이다. 그리고, 스토리지노드산화막(25)은 단일 CVD(Chemical Vapor Deposition) 산화막으로서, USG(Undoped Silicate Glass), PSG(Phospho Silicate Glass), BPSG(Boro Phospho Silicate Glass) 또는 PETEOS(Plasma Enhance Tetra Ethyl Ortho Silicate) 중에서 선택하여 사용한다.Subsequently, the nitride film 24 and the storage node oxide film 25 are sequentially formed on the interlayer insulating film 22 including the polysilicon plug 23. At this time, the total thickness of the nitride film 24 and the storage node oxide film 25 is 6000 kPa-20000 kPa, and the thickness of the nitride film 24 is 100 kPa-2000 kPa. In addition, the storage node oxide layer 25 is a single chemical vapor deposition (CVD) oxide layer, and includes an undoped silicate glass (USG), a phospho-silicate glass (PSG), a boro phospho-silicate glass (BPSG), or a plasma enhanced tetra ethyl ortho silicate (PETOS). Use it by selecting it.
다음에, 스토리지노드 산화막(25)상에 스토리지노드 마스크를 형성한 후, 스토리지노드 마스크를 식각마스크로 스토리지노드 산화막(25)을 건식식각하고, 연속해서 질화막(24)을 건식식각하여 스토리지노드 홀(26)을 형성한다.Next, after the storage node mask is formed on the storage node oxide layer 25, the storage node mask is etched using the storage node mask as an etch mask, followed by dry etching the nitride layer 24 in succession. (26) is formed.
도 4b에 도시된 바와 같이, 스토리지노드 홀(26)의 바닥에 드러난 폴리실리콘플러그(23)의 상부를 리세스(recess)하여 지지홈(27)을 형성한다. 이때,지지홈(27)은 스토리지노드 홀(26)의 바닥으로 부터 일정 깊이만큼 움푹 패이는 형태이다. 한편, 폴리실리콘플러그(23)의 리세스는 건식식각법 또는 습식식각법을 이용한다.As shown in FIG. 4B, the upper portion of the polysilicon plug 23 exposed at the bottom of the storage node hole 26 is recessed to form the supporting groove 27. At this time, the support groove 27 is recessed from the bottom of the storage node hole 26 by a predetermined depth. Meanwhile, the recess of the polysilicon plug 23 uses a dry etching method or a wet etching method.
첫째, 건식식각법을 이용한 폴리실리콘플러그(23)의 리세스 공정을 살펴보면, 스토리지노드산화막(25) 대 폴리실리콘막의 식각률이 1:40인 케미스트리(chemistry)를 적용한 건식식각법을 사용하되, 500Å∼5000Å 타겟으로 건식식각한다.First, the recess process of the polysilicon plug 23 using the dry etching method uses a dry etching method using a chemistry in which the etching rate of the storage node oxide layer 25 to the polysilicon layer is 1:40, but is 500Å. Dry etching with a target of -5000 kPa.
둘째, 습식식각법을 이용한 폴리실리콘플러그(23)의 리세스 공정을 살펴보면, NH4OH:H2O(부피 혼합비=10:1∼1:500)의 혼합 케미컬 용액 또는 HF:HNO3(부피혼합비=20:1∼1:100)의 혼합 케미컬 용액을 사용한다. 이때, 혼합 케미컬 용액을 이용한 리세스는 4℃∼100℃의 온도를 유지하는 용기(bath)에서 5초∼3600초동안 딥핑(dipping)한다. 그리고, 식각타겟은 500Å∼5000Å로 한다.Second, the recess process of the polysilicon plug 23 using the wet etching method, a mixed chemical solution or HF: HNO 3 (volume of NH 4 OH: H 2 O (volume mixing ratio = 10: 1 to 1: 500) A mixed chemical solution with a mixing ratio of 20: 1 to 1: 100 is used. At this time, the recess using the mixed chemical solution dips for 5 seconds to 3600 seconds in a bath maintaining a temperature of 4 ° C to 100 ° C. The etching target is 500 kPa to 5000 kPa.
전술한 바와 같은 지지홈(27)의 형성은 스토리지노드콘택(SNC)이 폴리실리콘플러그가 아닌 경우에도 적용 가능한다. 즉, 일정 이상의 선택비를 가진 건식식각 케미스트리와 혼합케미컬 용액을 사용하여 그 스토리지노드콘택을 리세스시켜 지지홈(27)을 형성한다.The formation of the support groove 27 as described above is applicable to the case where the storage node contact SNC is not a polysilicon plug. That is, using the dry etching chemistry and the mixed chemical solution having a predetermined ratio or more, the storage node contact is recessed to form the supporting grooves 27.
도 4c에 도시된 바와 같이, 지지홈(27)을 포함한 전면에 화학기상증착법(CVD)을 이용하여 도우프드 실리콘막(28)을 증착한다. 이때, 도우프드 실리콘막(28)은 지지홈(27)의 바닥까지 충분히 증착된다. 그리고, 도우프드 실리콘막(28)의 단일막외에 도우프드 실리콘막과 언도우프드 실리콘막의 이중막을 적용할 수도 있다.As shown in FIG. 4C, the doped silicon film 28 is deposited on the entire surface including the support groove 27 by chemical vapor deposition (CVD). At this time, the doped silicon film 28 is sufficiently deposited to the bottom of the support groove 27. In addition to the single film of the doped silicon film 28, a double film of a doped silicon film and an undoped silicon film may be applied.
다음에, 지지홈(27) 및 스토리지노드 홀(26)을 채울때까지 도우프드 실리콘막(28) 상에 에치백 배리어막(29)인 감광막을 형성한다. 이때, 에치백 배리어막(29)으로 산화막을 이용할 수도 있다.Next, a photoresist film, which is an etch back barrier film 29, is formed on the doped silicon film 28 until the support grooves 27 and the storage node holes 26 are filled. At this time, an oxide film may be used as the etch back barrier film 29.
다음에, 부분 노광 및 현상으로 스토리지노드 홀(26)에만 에치백 배리어막(29)을 잔류시킨다.Next, the etch back barrier film 29 is left only in the storage node holes 26 by partial exposure and development.
도 4d에 도시된 바와 같이, 잔류하는 에치백 배리어막(29)을 식각배리어로 하여 스토리지노드홀(26)을 제외한 부분에 형성된 도우프드 실리콘막(28)을 에치백하여 도우프드 실리콘막으로 된 실린더 구조의 스토리지노드(28a)를 형성한다. 다음에, 잔류하는 에치백 배리어막(29)를 제거한다. 이상의 공정을 스토리지노드 분리(Storage node isolation) 공정이라고 한다.As shown in Fig. 4D, the doped silicon film 28 formed in the portion except the storage node hole 26 is etched back using the remaining etch back barrier film 29 as an etch barrier to form a doped silicon film. A storage node 28a having a cylindrical structure is formed. Next, the remaining etch back barrier film 29 is removed. The above process is called a storage node isolation process.
전술한 바와 같은 일련의 에치백 공정에 의해 실린더 구조의 스토리지노드(28a)를 형성하는데, 스토리지노드(28a)의 하부는 지지홈(27)에 박히는 구조를 갖는다. 비록 바닥으로 갈수록 폭이 좁아지는 스토리지노드 홀(26)내에 실린더 구조의 스토리지노드(28a)가 형성되고는 있으나, 스토리지노드(28a) 형성전에 미리 지지홈(27)을 형성하므로써 스토리지노드(28a)의 하부가 지지홈(27)에 박히는 형태로 형성할 수 있고, 이처럼 지지홈(27)은 스토리지노드(28a)의 구조적 강도를 견고하게 해주는 역할을 한다.The storage node 28a having a cylindrical structure is formed by a series of etchback processes as described above, and the lower portion of the storage node 28a is embedded in the support groove 27. Although the storage node 28a having a cylindrical structure is formed in the storage node hole 26 that becomes narrower toward the bottom, the storage node 28a is formed by forming the supporting groove 27 in advance before the storage node 28a is formed. The lower portion of the support groove 27 can be formed in the form, and thus the support groove 27 serves to strengthen the structural strength of the storage node (28a).
한편, 스토리지노드 분리 공정은 감광막 또는 산화막을 스토리지노드홀(26)내부에만 잔류시킨후 스토리지노드산화막(25)의 표면이 드러날때까지 도우프드 실리콘막(28)을 화학적기계적연마(CMP)하는 방법으로도 가능하다.On the other hand, the storage node separation process is a method of chemical mechanical polishing (CMP) of the doped silicon film 28 until the surface of the storage node oxide film 25 is exposed after the photoresist or oxide film is left only inside the storage node hole 26 It is also possible.
도 4e에 도시된 바와 같이, 스토리지노드 산화막(25)을 HF 계열의 케미컬 용액을 이용한 습식 딥아웃 공정을 통해 제거한다. 이때, 습식 딥아웃 공정은 4℃∼80℃의 온도를 유지하는 용기에서 10초∼3600초동안 딥핑하여 이루어지고, 질화막(24)이 스토리지노드산화막(25)의 습식 딥아웃 공정시 식각배리어 역할을 하므로 층간절연막(22)의 손상이 방지된다.As shown in FIG. 4E, the storage node oxide layer 25 is removed through a wet dipout process using an HF-based chemical solution. At this time, the wet dip out process is performed by dipping for 10 seconds to 3600 seconds in a container maintaining a temperature of 4 ℃ to 80 ℃, the nitride film 24 serves as an etching barrier during the wet dip out process of the storage node oxide film 25 Therefore, damage to the interlayer insulating film 22 is prevented.
전술한 습식 딥아웃 공정시 질화막(24)과 지지홈(27)이 실린더 구조의 스토리지노드(28a)의 하부를 지지하고 있기 때문에 스토리지노드(28a)가 넘어지는 것을 방지한다.Since the nitride film 24 and the support groove 27 support the lower portion of the storage node 28a having a cylindrical structure during the wet dip out process, the storage node 28a is prevented from falling down.
도 4f에 도시된 바와 같이, 실린더 구조의 스토리지노드(28a) 상에 유전막(30)과 플레이트노드(31)를 차례로 형성하여 MIS 캐패시터를 완성한다. 이때, 유전막(30)은 금속유기화학증착법(MOCVD) 또는 원자층증착법(ALD)을 이용하여 SiO2,SiO2/Si3N4, TaON, Ta2O5, TiO2, Ta-Ti-O, Al2O3, HfO2, HfO2/Al2O3, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3등을 50Å∼500Å의 두께로 형성한 것이다. 그리고, 플레이트노드(31)는 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 TiN, Ru, Ir, Pt 등을 500Å∼3000Å의 두께로 증착한 후 패터닝한 것이다.As shown in FIG. 4F, the dielectric layer 30 and the plate node 31 are sequentially formed on the storage node 28a having a cylindrical structure to complete the MIS capacitor. In this case, the dielectric film 30 may be formed using SiO 2, SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , TiO 2 , Ta-Ti-O using metal organic chemical vapor deposition (MOCVD) or atomic layer deposition (ALD). , Al 2 O 3 , HfO 2 , HfO 2 / Al 2 O 3 , SrTiO 3 , (Ba, Sr) TiO 3 , (Pb, Sr) TiO 3 , and the like are formed to have a thickness of 50 kPa to 500 kPa. The plate node 31 is patterned by depositing TiN, Ru, Ir, Pt, or the like at a thickness of 500 kV to 3000 kV using sputtering, chemical vapor deposition, or atomic layer deposition.
도 5는 본 발명의 제2 실시예에 따른 캐패시터의 구조 단면도이다.5 is a structural cross-sectional view of a capacitor according to a second embodiment of the present invention.
도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 캐패시터는, 적어도트랜지스터 및 비트라인이 형성된 반도체 기판(41) 상에 층간절연막(42)이 형성되고, 층간절연막(42)을 관통하는 콘택홀(42a)이 반도체 기판(41)의 일부를 노출시키고 있으며, 폴리실리콘플러그(43)가 콘택홀(42a)을 일부 채우는 두께로 리세스되어 형성되고, 폴리실리콘플러그(43) 상부의 나머지 콘택홀(42a)은 지지홈(47)으로 제공된다. 그리고, 지지홈(47)에 자신의 하부가 박히는 실린더 구조의 스토리지노드(48a)가 폴리실리콘플러그(43)와 연결되고 있고, 더불어 스토리지노드(48a)의 하부는 지지홈(47)과 더불어 계단식 개구를 제공하는 질화막(44)에 의해 지지되면서 질화막(44) 상에 일부가 안착되는 굴곡을 갖고 있다. 한편, 지지홈(47)과 질화막(44)에 의해 지지되고 있는 실린더 구조의 스토리지노드(48a)는 하부 임계선폭(CD)이 상부 임계선폭에 비해 좁은 형태이다.As shown in FIG. 5, in the capacitor according to the second embodiment of the present invention, an interlayer insulating film 42 is formed on a semiconductor substrate 41 on which at least transistors and bit lines are formed, and penetrates the interlayer insulating film 42. The contact hole 42a exposes a portion of the semiconductor substrate 41, and the polysilicon plug 43 is formed to be recessed to a thickness to partially fill the contact hole 42a, and the upper portion of the polysilicon plug 43 is formed. The remaining contact hole 42a is provided to the support groove 47. In addition, a storage node 48a having a cylinder structure in which its lower portion is embedded in the support groove 47 is connected to the polysilicon plug 43, and the lower portion of the storage node 48a is cascaded together with the support groove 47. It is supported by a nitride film 44 which provides an opening, and has a bend in which a portion is seated on the nitride film 44. On the other hand, the storage node 48a of the cylinder structure supported by the support groove 47 and the nitride film 44 has a lower critical line width CD than the upper critical line width.
도 5와 같은 캐패시터에 있어서, 실린더 구조의 스토리지노드(48a)의 하부가 폴리실리콘플러그(43) 상부의 콘택홀(42a)에 제공된 지지홈(47)과 질화막(44) 상의 굴곡에 의해 견고하게 지지되고 있어, 도 3의 캐패시터에 비해 브릿지 및 뽑힘 현상 방지 효과가 더 우수하다.In the capacitor as shown in FIG. 5, the lower portion of the cylindrical storage node 48a is firmly formed by the support groove 47 and the nitride film 44 provided in the contact hole 42a above the polysilicon plug 43. It is supported, and the bridge and pull-out prevention effect is more excellent than the capacitor of FIG.
도 6a 내지 도 6g는 도 5에 도시된 캐패시터의 제조 방법을 도시한 공정 단면도이다.6A to 6G are cross-sectional views illustrating a method of manufacturing the capacitor illustrated in FIG. 5.
도 6a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체 회로가 형성된 반도체 기판(41) 상에 층간절연막(42)을 형성한 후, 층간절연막(42)을 식각하여 반도체 기판(41)의 일부를 노출시키는 콘택홀(42a)을 형성한다. 이때, 콘택홀(42a)은 통상적으로 트랜지스터의 소스/드레인 영역, 도우프드 실리콘막, 에피택셜 성장된 실리콘막 등을 노출시킨다.As shown in FIG. 6A, after forming the interlayer insulating film 42 on the semiconductor substrate 41 on which semiconductor circuits such as transistors and bit lines are formed, the interlayer insulating film 42 is etched to form a part of the semiconductor substrate 41. The contact hole 42a exposing the contact hole 42a is formed. In this case, the contact hole 42a typically exposes a source / drain region of a transistor, a doped silicon film, an epitaxially grown silicon film, and the like.
다음에, 콘택홀(42a)을 채울때까지 층간절연막(42) 상에 폴리실리콘막을 증착한 후, 층간절연막(42)의 표면이 드러날때까지 리세스 에치백 공정을 실시하여 평탄화한다. 이와 같은 폴리실리콘막의 리세스 에치백후에 콘택홀(42a)에는 폴리실리콘플러그(43)가 매립되고, 폴리실리콘플러그(43)의 표면은 층간절연막(42)의 표면과 일치하는 평탄도를 갖는다.Next, a polysilicon film is deposited on the interlayer insulating film 42 until the contact hole 42a is filled, and then a recess etch back process is performed to planarize until the surface of the interlayer insulating film 42 is exposed. After the recess etch back of the polysilicon film, a polysilicon plug 43 is buried in the contact hole 42a, and the surface of the polysilicon plug 43 has a flatness that is consistent with the surface of the interlayer insulating film 42.
계속해서, 폴리실리콘플러그(43)를 포함한 층간절연막(42) 상에 질화막(44), 스토리지노드산화막(45a, 45b)을 차례로 형성한다. 이때, 질화막(44)의 두께는 100Å∼2000Å이고, 질화막(44)과 스토리지노드 산화막(45a, 45b)의 총 두께는 6000Å∼20000Å이며, 스토리지노드산화막(45a, 45b)은 습식식각률이 서로 다른 이중 CVD 산화막으로 스토리지노드의 높이를 결정짓는 막이다. 예컨대, 스토리지노드 산화막(45a, 45b)은 하부에 증착된 하부 스토리지노드산화막(45a)의 습식식각률이 상부 스토리지노드산화막(45b)의 그것보다 빠르고, 이러한 스토리지노드산화막(45a, 45b)은 USG, PSG, BPSG 또는 PETEOS 중에서 서로 다른 습식식각률을 가지는 것을 선택하여 이중막으로 형성한다.Subsequently, the nitride film 44 and the storage node oxide films 45a and 45b are sequentially formed on the interlayer insulating film 42 including the polysilicon plug 43. At this time, the thickness of the nitride film 44 is 100 kPa to 2000 kPa, the total thickness of the nitride film 44 and the storage node oxide films 45a and 45b is 6000 kPa to 20000 kPa, and the storage node oxide films 45a and 45b have different wet etching rates. It is a double CVD oxide film that determines the height of a storage node. For example, the storage node oxide layers 45a and 45b have a faster wet etch rate than that of the upper storage node oxide layer 45b, and the storage node oxide layers 45a and 45b are USG, 45B and 45B. PSG, BPSG or PETEOS having a different wet etch rate is selected to form a double layer.
다음에, 스토리지노드 산화막(45a, 45b)상에 스토리지노드 마스크를 형성한 후, 스토리지노드 마스크를 식각마스크로 질화막(44)에서 식각이 멈출때까지 스토리지노드 산화막(45a, 45b)을 건식식각하여 스토리지노드 홀(46a)을 형성한다. 이하, 스토리지노드 홀(46a)을 '협폭 스토리지노드 홀(46a)'이라고 약칭한다.Next, after the storage node masks are formed on the storage node oxide layers 45a and 45b, the storage node masks are etched by dry etching the storage node oxide layers 45a and 45b until the etching stops at the nitride layer 44. The storage node hole 46a is formed. Hereinafter, the storage node hole 46a will be abbreviated as 'narrow storage node hole 46a'.
도 6b에 도시된 바와 같이, 희석된 불산(dilute HF), 불산 계열이 혼합된 케미컬, 암모니아수 계열이 혼합된 케미컬 등의 습식케미컬을 이용한 딥 공정을 통해 스토리지노드 산화막(45a, 45b)을 습식식각하여 협폭 스토리지노드 홀(46a)의 폭을 넓혀 광폭 스토리지노드 홀(46b)을 형성한다. 이때, 습식케미컬을 이용한 딥 공정은 4℃∼180℃의 온도에서 10초∼1800초동안 진행한다.As shown in FIG. 6B, the wet etching of the storage node oxide layers 45a and 45b is performed through a dip process using a wet chemical such as dilute HF, chemical mixed with hydrofluoric acid, and chemical mixed with ammonia water. Therefore, the width of the narrow storage node hole 46a is widened to form the wide storage node hole 46b. At this time, the dip process using the wet chemical is performed for 10 seconds to 1800 seconds at a temperature of 4 ℃ to 180 ℃.
습식식각률이 서로 다른 스토리지노드 산화막(45a, 45b)을 딥하면, 하부 스토리지노드 산화막(45a)이 상부 스토리지노드 산화막(45b)보다 빨리 식각되어 광폭 스토리지노드 홀(46b)의 바닥의 폭이 입구의 폭에 비해 더 넓어진다. 즉, 하부 스토리지노드 산화막(45a)이 더 빨리 식각됨에 따라 상부 스토리지노드 산화막(45b) 아래에 언더컷 영역(46c)이 형성된다.When the storage node oxide layers 45a and 45b having different wet etch rates are dip, the lower storage node oxide layer 45a is etched faster than the upper storage node oxide layer 45b so that the width of the bottom of the wide storage node hole 46b is increased. Wider than the width. That is, as the lower storage node oxide layer 45a is etched faster, an undercut region 46c is formed under the upper storage node oxide layer 45b.
아울러, 딥 공정시, 식각배리어막인 질화막(44)은 선택비를 가져 식각되지 않고, 습식케미컬을 이용한 딥 공정시 질화막(44)이 오픈되지 않고 남아 있으므로 폴리실리콘플러그(43)가 손상되는 것을 방지한다.In addition, since the nitride film 44, which is an etch barrier film, is not etched with a selectivity during the dip process, and the nitride film 44 remains unopened during the dip process using a wet chemical, the polysilicon plug 43 is damaged. prevent.
도 6c에 도시된 바와 같이, 질화막(44)을 식각하여 폴리실리콘플러그(43)를 노출시킨 후, 하부 영역이 넓어진 광폭 스토리지노드 홀(46b)의 바닥에 드러난 폴리실리콘플러그(43)의 상부를 리세스하여 지지홈(47)을 형성한다. 이때, 지지홈(47)은 광폭 스토리지노드 홀(46b)의 바닥으로 부터 일정 깊이만큼 움푹 패이는 형태이다. 한편, 폴리실리콘플러그(43)의 리세스는 건식식각법 또는 습식식각법을 이용한다.As shown in FIG. 6C, after the nitride film 44 is etched to expose the polysilicon plug 43, the upper portion of the polysilicon plug 43 exposed at the bottom of the wide storage node hole 46b having the lower area is removed. The recess is formed to form the supporting groove 47. At this time, the support groove 47 is recessed from the bottom of the wide storage node hole 46b by a predetermined depth. Meanwhile, the recess of the polysilicon plug 43 uses a dry etching method or a wet etching method.
첫째, 건식식각법을 이용한 폴리실리콘플러그(43)의 리세스 공정을 살펴보면, 스토리지노드산화막(45a,45b) 대 폴리실리콘막의 식각률이 1:40인 케미스트리를 적용한 건식식각법을 사용하되, 500Å∼5000Å 타겟으로 건식식각한다.First, the recess process of the polysilicon plug 43 using the dry etching method uses a dry etching method using a chemistry having an etching rate of 1:40 between the storage node oxide layers 45a and 45b to the polysilicon layer, but it is 500 to Dry etch to 5000 kPa target.
둘째, 습식식각법을 이용한 폴리실리콘플러그(43)의 리세스 공정을 살펴보면, NH4OH:H2O(부피 혼합비=10:1∼1:500)의 혼합 케미컬 용액 또는 HF:HNO3(부피혼합비=20:1∼1:100)의 혼합 케미컬 용액을 사용한다. 이때, 혼합 케미컬 용액을 이용한 리세스는 4℃∼100℃의 온도를 유지하는 용기(bath)에서 5초∼3600초동안 딥핑(dipping)한다. 그리고, 식각타겟은 500Å∼5000Å로 한다.Second, the recess process of the polysilicon plug 43 using the wet etching method, a mixed chemical solution or HF: HNO 3 (volume of NH 4 OH: H 2 O (volume mixing ratio = 10: 1 to 1: 500) A mixed chemical solution with a mixing ratio of 20: 1 to 1: 100 is used. At this time, the recess using the mixed chemical solution dips for 5 seconds to 3600 seconds in a bath maintaining a temperature of 4 ° C to 100 ° C. The etching target is 500 kPa to 5000 kPa.
전술한 바와 같은 지지홈(47)의 형성은 스토리지노드콘택(SNC)이 폴리실리콘플러그가 아닌 경우에도 적용 가능한다. 즉, 일정 이상의 선택비를 가진 건식식각 케미스트리와 혼합케미컬 용액을 사용하여 그 스토리지노드콘택을 리세스시켜 지지홈(27)을 형성한다.The formation of the support groove 47 as described above is applicable to the case where the storage node contact SNC is not a polysilicon plug. That is, using the dry etching chemistry and the mixed chemical solution having a predetermined ratio or more, the storage node contact is recessed to form the supporting grooves 27.
도 6d에 도시된 바와 같이, 지지홈(47)을 포함한 전면에 화학기상증착법(CVD)을 이용하여 도우프드 실리콘막(48)을 증착한다. 이때, 도우프드 실리콘막(48)은 언더컷 영역(46c)의 구석 및 지지홈(47)의 바닥까지 충분히 증착된다. 그리고, 도우프드 실리콘막(48)의 단일막외에 도우프드 실리콘막과 언도우프드 실리콘막의 이중막을 적용할 수도 있다.As shown in FIG. 6D, the doped silicon film 48 is deposited on the entire surface including the support groove 47 by chemical vapor deposition (CVD). At this time, the doped silicon film 48 is sufficiently deposited to the corner of the undercut region 46c and the bottom of the support groove 47. In addition to the single film of the doped silicon film 48, a double film of a doped silicon film and an undoped silicon film may be applied.
다음에, 지지홈(47) 및 광폭 스토리지노드 홀(46b)을 채울때까지 도우프드 실리콘막(48) 상에 에치백 배리어막(49)인 감광막을 형성한다. 이때, 에치백 배리어막(49)으로 산화막을 이용할 수도 있다.Next, a photoresist film, which is an etch back barrier film 49, is formed on the doped silicon film 48 until the support groove 47 and the wide storage node hole 46b are filled. At this time, an oxide film may be used as the etch back barrier film 49.
다음에, 부분 노광 및 현상으로 광폭 스토리지노드 홀(46b)에만 에치백 배리어막(49)을 잔류시킨다.Next, the etch back barrier film 49 is left only in the wide storage node hole 46b by partial exposure and development.
도 6e에 도시된 바와 같이, 잔류하는 에치백 배리어막(49)을 식각배리어로 하여 광폭 스토리지노드홀(46b)을 제외한 부분에 형성된 도우프드 실리콘막(48)을 에치백하여 도우프드 실리콘막으로 된 실린더 구조의 스토리지노드(48a)를 형성한다. 다음에, 잔류하는 에치백 배리어막(49)를 제거한다. 이상의 공정을 스토리지노드 분리 공정이라고 한다.As shown in Fig. 6E, the doped silicon film 48 formed in the portion except the wide storage node hole 46b is etched back using the remaining etch back barrier film 49 as an etch barrier to form a doped silicon film. The storage node 48a having a cylindrical structure is formed. Next, the remaining etch back barrier film 49 is removed. The above process is called a storage node separation process.
전술한 바와 같은 일련의 에치백 공정에 의해 실린더 구조의 스토리지노드(428a)를 형성하는데, 스토리지노드(428a)의 하부는 언더컷 영역(46c)과 지지홈(47)에 박히는 구조를 갖는다. 비록 바닥으로 갈수록 폭이 좁아지는 광폭 스토리지노드 홀(46b)내에 실린더 구조의 스토리지노드(48a)가 형성되고는 있으나, 스토리지노드(48a) 형성전에 미리 언더컷 영역(46c)과 지지홈(47)을 형성하므로써 스토리지노드(48a)의 하부가 언더컷 영역(46c)과 지지홈(47)에 박히는 형태로 형성할 수 있고, 이처럼 언더컷 영역(46c)과 지지홈(47)은 스토리지노드(48a)의 구조적 강도를 견고하게 해주는 역할을 한다.A storage node 428a having a cylindrical structure is formed by a series of etchback processes as described above, and the lower portion of the storage node 428a has a structure in which the undercut region 46c and the support groove 47 are embedded. Although the storage node 48a having a cylindrical structure is formed in the wide storage node hole 46b which becomes narrower toward the bottom, the undercut area 46c and the support groove 47 are formed before the storage node 48a is formed. As a result, the lower portion of the storage node 48a may be formed to be embedded in the undercut region 46c and the support groove 47. Thus, the undercut region 46c and the support groove 47 are structurally formed of the storage node 48a. It plays a role of strengthening strength.
한편, 스토리지노드 분리 공정은 감광막 또는 산화막을 광폭 스토리지노드홀(46b) 내부에만 잔류시킨후 상부 스토리지노드산화막(45b)의 표면이 드러날때까지 도우프드 실리콘막(48)을 화학적기계적연마(CMP)하는 방법으로도 가능하다.On the other hand, in the storage node separation process, the photoresist film or the oxide film is left only inside the wide storage node hole 46b, and the doped silicon film 48 is subjected to chemical mechanical polishing (CMP) until the surface of the upper storage node oxide film 45b is exposed. You can also do it.
도 6f에 도시된 바와 같이, 스토리지노드 산화막(45a, 45b)을 HF 계열의 케미컬 용액을 이용한 습식 딥아웃 공정을 통해 제거한다. 이때, 습식 딥아웃 공정은4℃∼80℃의 온도를 유지하는 용기에서 10초∼3600초동안 딥핑하여 이루어지고, 질화막(44)이 스토리지노드산화막(45a, 45b)의 습식 딥아웃 공정시 식각배리어 역할을 하므로 층간절연막(22)의 손상이 방지된다.As shown in FIG. 6F, the storage node oxide layers 45a and 45b are removed through a wet dipout process using an HF-based chemical solution. At this time, the wet dip out process is performed by dipping for 10 seconds to 3600 seconds in a container maintaining a temperature of 4 ℃ to 80 ℃, the nitride film 44 is etched during the wet dip out process of the storage node oxide (45a, 45b) Since it serves as a barrier, damage to the interlayer insulating film 22 is prevented.
습식 딥아웃 공정시, 질화막(44)과 지지홈(47)이 실린더 구조의 스토리지노드(48a)의 하부를 지지하고 있고, 더욱이 언더컷 영역(도 6e의 '46c')에 의해 질화막(44)에 안착되는 굴곡 구조를 더 갖기 때문에, 스토리지노드(48a)가 넘어지는 것을 방지한다.In the wet dip-out process, the nitride film 44 and the support groove 47 support the lower portion of the storage node 48a of the cylinder structure, and furthermore, the nitride film 44 is supported by the undercut region ('46c' in FIG. 6E). Since it has a curved structure that is seated, the storage node 48a is prevented from falling down.
결국, 실린더 구조의 스토리지노드(48a)는 하부 영역이 상부 영역에 비해 그 임계선폭이 더 넓은 실린더 형태이고, 특히 하부 영역이 지지홈(47)과 언더컷 영역(도 6e의 '46c')에 의해 굴곡지는 형태를 가지므로, 도 3의 캐패시터에 비해 상대적으로 표면적이 증가한다.As a result, the storage node 48a of the cylinder structure has a cylindrical shape in which the lower region has a wider critical line width than the upper region, and in particular, the lower region is formed by the support groove 47 and the undercut region ('46c' in FIG. 6E). Since the curved paper has a shape, the surface area is increased relative to the capacitor of FIG. 3.
도 6g에 도시된 바와 같이, 실린더 구조의 스토리지노드(48a) 상에 유전막(50)과 플레이트노드(51)를 차례로 형성하여 MIS 캐패시터를 완성한다. 이때, 유전막(50)은 금속유기화학증착법(MOCVD) 또는 원자층증착법(ALD)을 이용하여 SiO2,SiO2/Si3N4, TaON, Ta2O5, TiO2, Ta-Ti-O, Al2O3, HfO2, HfO2/Al2O3, SrTiO3, (Ba, Sr)TiO3, (Pb, Sr)TiO3등을 50Å∼500Å의 두께로 형성한 것이다. 그리고, 플레이트노드(51)는 스퍼터링법, 화학기상증착법 또는 원자층증착법을 이용하여 TiN, Ru, Ir, Pt 등을 500Å∼3000Å의 두께로 증착한 후 패터닝한 것이다.As shown in FIG. 6G, the dielectric layer 50 and the plate node 51 are sequentially formed on the storage node 48a of the cylinder structure to complete the MIS capacitor. In this case, the dielectric film 50 may be formed using SiO 2, SiO 2 / Si 3 N 4 , TaON, Ta 2 O 5 , TiO 2 , Ta-Ti-O using metal organic chemical vapor deposition (MOCVD) or atomic layer deposition (ALD). , Al 2 O 3 , HfO 2 , HfO 2 / Al 2 O 3 , SrTiO 3 , (Ba, Sr) TiO 3 , (Pb, Sr) TiO 3 , and the like are formed to have a thickness of 50 kPa to 500 kPa. The plate node 51 is formed by depositing TiN, Ru, Ir, Pt, or the like at a thickness of 500 kPa to 3000 kPa by sputtering, chemical vapor deposition, or atomic layer deposition.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은 폴리실리콘플러그를 리세스시켜 제공하는 지지홈에 하부구조를 지지시키므로써 실린더 구조의 스토리지노드의 하부 구조의 강도를 견고하게 하여 브릿지 및 뽑힘 현상을 방지하고, 이로써 웨이퍼 수율을 2배∼3배 이상 향상시킬 수 있는 효과가 있다.The present invention as described above, by supporting the lower structure in the support groove provided by recessing the polysilicon plug to strengthen the strength of the lower structure of the storage node of the cylinder structure to prevent the bridge and pull out phenomenon, thereby yielding wafer yield There is an effect that can be improved 2 to 3 times or more.
또한, 지지홈과 더불어 하부 영역을 굴곡지는 형태로 형성하므로써 스토리지노드의 표면적을 증대시켜 캐패시터의 정전 용량을 향상시킬 수 있는 효과가 있다.In addition, by forming the lower region in the form of a curved paper in addition to the support groove, there is an effect that can increase the surface area of the storage node to improve the capacitance of the capacitor.
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