KR20040059458A - Flash memory device - Google Patents

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Abstract

PURPOSE: A flash memory device is provided to reduce write time and test time by latching four or eight program data in sequence and performing a write operation at the same time. CONSTITUTION: A memory cell array(10) includes a plurality of flash memory cells. A column decoder(30) outputs a column selection signal by decoding a lower address among addresses inputted through an address bus(20). A row decoder(40) drives a word line by decoding an upper address among the addresses inputted through the address bus. A column selection unit(50) selects a column line using the column selection signal. A plurality of latch arrays(70) latch data inputted through a data bus(60). And a plurality of sense amplifiers(80) amplify data stored in the flash memory cell and then outputs it to the data bus. The latch array includes at least more than two latches.

Description

플래시 메모리 장치{Flash memory device}Flash memory device

본 발명은 플래시 메모리 장치에 관한 것으로, 보다 상세하게는 플래시 메모리에 프로그램 데이터를 라이트할 때 연속적인 어드레스에 내용이 서로 다른 여러 바이트를 동시에 라이트할 수 있도록 하여 프로그램 시간을 줄일 수 있는 플래시 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flash memory device, and more particularly, to a flash memory device which can reduce program time by writing several bytes having different contents at consecutive addresses simultaneously when writing program data to a flash memory. It is about.

도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 개념 블록도이다.1 is a conceptual block diagram illustrating a flash memory device according to the prior art.

플래시 메모리 장치는, 플래시 메모리 셀들을 포함하는 메모리 셀 어레이(1)와, 어드레스 버스(2)를 통해 입력된 어드레스 신호 중에서 하위 어드레스 신호 CADD를 디코딩하여 칼럼 선택신호를 출력하는 칼럼 디코더(3)와, 어드레스 버스(2)를 통해 입력된 어드레스 신호 중에서 상위 어드레스 신호 RADD를 디코딩하여 워드라인을 구동하는 로우 디코더(4)와, 칼럼 선택 신호를 이용하여 칼럼 라인을 선택하는 칼럼 선택부(5)와, 데이터 버스(6)를 통해 입력된 데이터를 래치하는 래치 어레이(7)와, 플래시 메모리 셀에 저장된 데이터를 증폭하여 데이터 버스(6)로 출력하는 센스앰프 어레이(8)를 포함한다.The flash memory device includes a memory cell array 1 including flash memory cells, a column decoder 3 for decoding a lower address signal CADD from an address signal input through an address bus 2 and outputting a column selection signal; A row decoder 4 for decoding a higher address signal RADD from an address signal input through the address bus 2 to drive a word line, a column selector 5 for selecting a column line using a column selection signal, and And a latch array 7 for latching data input through the data bus 6, and a sense amplifier array 8 for amplifying the data stored in the flash memory cell and outputting the data to the data bus 6.

여기서, 래치 어레이(7)는 1 바이트(byte)의 데이터를 동시에 프로그래밍하기 위해, 8개의 어드레스에 해당하는 플래시 메모리 셀에 동일한 데이터를 동시에 라이트하기 위한 8개의 래치 LAT0∼LAT7를 포함한다.Here, the latch array 7 includes eight latches LAT0 to LAT7 for simultaneously writing the same data to flash memory cells corresponding to eight addresses for simultaneously programming one byte of data.

센스앰프 어레이(8)는 1 바이트의 데이터를 동시에 라이트하기 위해, 8개의 어드레스에 해당하는 플래시 메모리 셀에 저장된 데이터를 동시에 증폭하기 위한 8개의 센스앰프 SA0∼SA7를 포함한다.The sense amplifier array 8 includes eight sense amplifiers SA0 to SA7 for simultaneously amplifying data stored in flash memory cells corresponding to eight addresses for simultaneously writing one byte of data.

도 2는 도 1에 도시된 종래 기술에 따른 플래시 메모리 장치의 동작 타이밍을 나타낸 도면이다.FIG. 2 is a diagram illustrating an operation timing of a flash memory device according to the related art shown in FIG. 1.

먼저 모드 제어신호 MDC에 의해 프로그램 모드가 설정되면, 프로그램 명령 신호 PGMB에 따라 입력된 어드레스 신호 ADD에 해당하는 플래시 메모리 셀에 입력된 데이터 DIN가 프로그래밍 된다.First, when the program mode is set by the mode control signal MDC, the data DIN input to the flash memory cell corresponding to the input address signal ADD is programmed according to the program command signal PGMB.

일반적으로 프로그램 데이터를 플레시 메모리 셀에 라이트할 때, 하나의 어드레스에 대해 하나의 바이트(byte) 또는 워드(word) 단위로 라이트 동작이 수행되므로 전체 플래시 메모리를 라이트 하기 위해서는 많은 시간이 소요된다.Generally, when writing program data to a flash memory cell, since a write operation is performed for one address in units of bytes or words, it takes a long time to write the entire flash memory.

따라서 플래시 메모리 장치의 테스트 시간도 플래시 메모리 용량이 커짐에따라 길어지며, 테스트 비용도 많아지게 된다.Therefore, the test time of the flash memory device also increases as the flash memory capacity increases, and the test cost also increases.

도 1에 도시된 종래 기술에 따른 플래시 메모리 장치는 하나의 바이트 또는 워드가 입력되면 4개 또는 8개의 어드레스에 동일 데이터가 라이트되도록 구성된다.The flash memory device according to the related art shown in FIG. 1 is configured to write the same data to four or eight addresses when one byte or word is input.

그러나 각각의 어드레스에 해당하는 플래시 메모리 셀에 서로 다른 데이터를 라이트 하는 경우에는 일반적인 방법에 의해 하나의 어드레스에 해당하는 하나의 플래시 메모리 셀에 하나의 데이터를 라이트하여야 하기 때문에 프로그래밍 시간이 길어지는 문제점이 발생한다.However, when writing different data to flash memory cells corresponding to each address, the programming time is long because one data must be written to one flash memory cell corresponding to one address by a general method. Occurs.

상기 문제점을 해결하기 위한 본 발명의 목적은, 4개 또는 8개의 프로그램 데이터를 순차적으로 래치시키고, 동시에 라이트 동작을 수행하여 라이트 시간 및 테스트 시간을 줄일 수 있는 플래시 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to provide a flash memory device capable of sequentially latching four or eight program data and simultaneously performing a write operation to reduce write time and test time.

도 1은 종래 기술에 따른 플래시 메모리 장치를 나타낸 개념 블록도.1 is a conceptual block diagram illustrating a flash memory device according to the prior art.

도 2는 도 1에 도시된 종래 기술에 따른 플래시 메모리 장치의 동작 타이밍도.FIG. 2 is an operation timing diagram of a flash memory device according to the related art shown in FIG. 1.

도 3은 본 발명에 따른 플래시 메모리 장치를 나타낸 개념 블록도.3 is a conceptual block diagram illustrating a flash memory device according to the present invention;

도 4는 도 3에 도시된 본 발명에 따른 플래시 메모리 장치의 동작 타이밍도.4 is an operation timing diagram of a flash memory device according to the present invention shown in FIG.

상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는, 복수의 플래시 메모리 셀들을 포함하는 메모리 셀 어레이; 어드레스 버스를 통해 입력된 어드레스 중에서 하위 어드레스를 디코딩하여 칼럼 선택 신호를 출력하는 칼럼 디코더; 상기 어드레스 버스를 통해 입력된 어드레스 중에서 상위 어드레스를 디코딩하여 워드라인을 구동하는 로우 디코더; 상기 칼럼 선택 신호를 이용하여 칼럼 라인을 선택하는 칼럼 선택 수단; 데이터 버스를 통해 입력된 데이터를 래치하는 복수의 래치어레이; 및 상기 플래시 메모리 셀에 저장된 데이터를 증폭하여 상기 데이터 버스로 출력하는 복수의 센스앰프를 포함하는데, 상기 래치 어레이는 적어도 2개 이상의 래치를 포함하는 것을 특징으로 한다.A flash memory device of the present invention for achieving the above object, the memory cell array including a plurality of flash memory cells; A column decoder for decoding a lower address among the addresses input through the address bus and outputting a column selection signal; A row decoder configured to drive a word line by decoding an upper address among the addresses input through the address bus; Column selection means for selecting a column line using the column selection signal; A plurality of latch arrays for latching data input through the data bus; And a plurality of sense amplifiers for amplifying data stored in the flash memory cell and outputting the amplified data to the data bus, wherein the latch array includes at least two latches.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 플래시 메모리 장치를 나타낸 개념 블록도이다.3 is a conceptual block diagram illustrating a flash memory device according to the present invention.

플래시 메모리 장치는 플래시 메모리 셀들을 포함하는 메모리 셀 어레이(10)와, 어드레스 버스(20)를 통해 입력된 어드레스 신호 중에서 하위 어드레스 신호 CADD를 디코딩하여 칼럼 선택 신호를 출력하는 칼럼 디코더(30)와, 어드레스 버스(20)를 통해 입력된 어드레스 신호 중에서 상위 어드레스 신호 RADD를 디코딩하여 워드라인을 구동하는 로우 디코더(40)와, 칼럼 선택 신호를 이용하여 칼럼 라인을 선택하는 칼럼 선택부(50)와, 데이터 버스(60)를 통해 입력된 데이터를 래치하는 래치 어레이(70)와, 플래시 메모리 셀에 저장된 데이터를 증폭하여 데이터 버스(60)로 출력하는 센스앰프 어레이(80)를 포함한다.The flash memory device includes a memory cell array 10 including flash memory cells, a column decoder 30 for decoding a lower address signal CADD from an address signal input through an address bus 20, and outputting a column selection signal; A row decoder 40 which decodes an upper address signal RADD from an address signal input through the address bus 20 to drive a word line, a column selector 50 which selects a column line using a column selection signal, The latch array 70 latches data input through the data bus 60, and the sense amplifier array 80 amplifies the data stored in the flash memory cell and outputs the data to the data bus 60.

여기서, 래치 어레이(70)는 4 바이트(byte)의 데이터를 동시에 저장하기 위해 각각 4개의 래치를 포함하는 8개의 래치부(71∼78)를 포함한다.Here, the latch array 70 includes eight latch portions 71 to 78 each including four latches to simultaneously store four bytes of data.

센스앰프 어레이(80)는 1 바이트(byte)의 데이터를 동시에 증폭하기 위해 8개의 센스앰프(81∼88)를 포함한다.The sense amplifier array 80 includes eight sense amplifiers 81 to 88 for simultaneously amplifying 1 byte of data.

도 4는 도 3에 도시된 본 발명에 따른 플래시 메모리 장치의 동작 타이밍을나타낸 도면이다.FIG. 4 is a diagram illustrating an operation timing of a flash memory device shown in FIG. 3.

먼저 모드 제어 신호 MDC에 의해 4 바이트 프로그램 모드로 설정되면, 입력된 어드레스 신호에 따라 입력된 데이터가 래치부(71∼78)의 각 래치에 순차적으로 저장된다.When first set to the 4-byte program mode by the mode control signal MDC, the input data is sequentially stored in each latch of the latch sections 71 to 78 in accordance with the input address signal.

여기서, 래치부(71∼78)의 각 래치를 순차적으로 활성화시키는 신호는 칼럼 디코더(30)에 의해 디코딩된 최하위 2 비트 칼럼 선택 신호 LC<0:3>를 이용한다.Here, the signal for sequentially activating each latch of the latch sections 71 to 78 uses the least significant two bit column selection signal LC <0: 3> decoded by the column decoder 30.

이어서 프로그램 명령 신호 PGMB에 따라 입력된 어드레스 ADD에 해당하는 플래시 메모리 셀에 래치부(71∼78)의 각 래치에 저장된 데이터를 프로그래밍 한다.Subsequently, data stored in each latch of the latch sections 71 to 78 is programmed in the flash memory cell corresponding to the input address ADD according to the program command signal PGMB.

상기한 바와 같이 종래 기술에서는 1 바이트의 데이터를 동시에 프로그래밍 하였으나, 본 발명에 따른 플래시 메모리 장치는 4 바이트의 데이터를 동시에 프로그래밍 할 수 있기 때문에 프로그래밍 속도를 향상시킬 수 있고, 테스트 모드 시에도 테스트 시간을 줄일 수 있다.As described above, in the prior art, one byte of data is programmed at the same time. However, since the flash memory device according to the present invention can program four bytes of data at the same time, the programming speed can be improved and the test time can be improved even in the test mode. Can be reduced.

여기서는 4개의 래치를 하나의 단위로 구성하여 4 바이트의 데이터를 동시에 프로그래밍 하는 경우를 예를 들어 설명하였으나, 프로그래밍에 필요한 최대 전류의 양을 고려하여 동시에 8 바이트 또는 16 바이트의 데이터를 동시에 프로그래밍 하도록 설계할 수 있다.In this example, the four latches are configured in one unit to program 4 bytes of data simultaneously. However, the 8 latches or 16 bytes of data are simultaneously programmed in consideration of the maximum current required for programming. can do.

이상에서 살펴본 바와 같이, 본 발명에 따른 플래시 메모리 장치는, 동시에 여러 바이트를 프로그래밍 할 수 있기 때문에 프로그래밍 시간을 줄일 수 있는 효과가 있다.As described above, since the flash memory device according to the present invention can program several bytes at the same time, the programming time can be reduced.

또한, 플래시 메모리 셀의 정상 동작 유무를 테스트하는 테스트 시간 및 비용을 줄일 수 있는 효과가 있다.In addition, the test time and cost for testing the normal operation of the flash memory cell can be reduced.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (3)

복수의 플래시 메모리 셀들을 포함하는 메모리 셀 어레이;A memory cell array including a plurality of flash memory cells; 어드레스 버스를 통해 입력된 어드레스 중에서 하위 어드레스를 디코딩하여 칼럼 선택 신호를 출력하는 칼럼 디코더;A column decoder for decoding a lower address among the addresses input through the address bus and outputting a column selection signal; 상기 어드레스 버스를 통해 입력된 어드레스 중에서 상위 어드레스를 디코딩하여 워드라인을 구동하는 로우 디코더;A row decoder configured to drive a word line by decoding an upper address among the addresses input through the address bus; 상기 칼럼 선택 신호를 이용하여 칼럼 라인을 선택하는 칼럼 선택 수단;Column selection means for selecting a column line using the column selection signal; 데이터 버스를 통해 입력된 데이터를 래치하는 복수의 래치어레이; 및A plurality of latch arrays for latching data input through the data bus; And 상기 플래시 메모리 셀에 저장된 데이터를 증폭하여 상기 데이터 버스로 출력하는 복수의 센스앰프를 포함하는데,A plurality of sense amplifiers for amplifying the data stored in the flash memory cell to output to the data bus, 상기 래치 어레이는 적어도 2개 이상의 래치를 포함하는 것을 특징으로 하는 플래시 메모리 장치.And the latch array comprises at least two latches. 제 1 항에 있어서,The method of claim 1, 상기 래치 어레이를 구성하는 래치들은 상기 칼럼 선택 신호를 이용하여 순차적으로 선택되는 것을 특징으로 하는 플래시 메모리 장치.And latches constituting the latch array are sequentially selected using the column select signal. 제 2 항에 있어서,The method of claim 2, 상기 래치 어레이를 구성하는 래치들은 상기 칼럼 선택 신호 중에서 하위 칼럼 선택 신호들을 이용하여 순차적으로 선택되는 것을 특징으로 하는 플래시 메모리 장치.And latches constituting the latch array are sequentially selected from among the column selection signals using lower column selection signals.
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