KR20040058906A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming metal wiring having a dual damascene structure.
CMOS 로직 디바이스(Logic Device)의 속도를 향상시키기 위해 주로 게이트의 길이(Gate Length)를 감소 시켜 게이트 딜레이 타임(Gate Delay Time)을 줄이는 것에 의존하여 왔다. 하지만 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아 홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.In order to improve the speed of CMOS logic devices, we have relied mainly on reducing the gate delay time by reducing the gate length. However, as the device is integrated, a resistance capacitance delay caused by metallization of the back end of line (BEOL) has influenced the device speed. In order to reduce the RC delay, a low-resistance copper (Cu) is used as a metal, and a dielectric material is used to form a via hole and a metal wiring at the same time using a low-k dielectric material. Use the Dual Damascene method.
이러한 듀얼 다마신 패턴을 형성하는 방법에는 여러 가지가 있지만, 일반적으로 포토 마스크 정렬(Photo Mask Align) 측변에서 가장 유리한 비아 홀을 먼저 형성한 다음 트랜치를 형성하여 듀얼 다마신 패턴을 형성하는 비아 퍼스트 스킴(Via First Scheme)을 사용한다.There are several ways to form such a dual damascene pattern, but in general, a via first scheme in which the most advantageous via hole is formed first at the photo mask alignment side, and then a trench is formed to form a dual damascene pattern. (Via First Scheme) is used.
비아 퍼스트 스킴에서는 비아홀 형성후 유기 하부 반사방지막을 매립하여 상부 금속 배선용 트랜치 식각시 비아 하부가 식각되는 것을 방지한다. 하지만, 비아 홀 패턴 밀도차에 의해 비아 홀 내부에 매립되는 유기 하부 반사방지막의 높이가 각각의 비아 홀 마다 달라진다. 이로 인해 트랜치 식각을 실시하게 되면 트랜치 패턴이 왜곡되기 쉽고 식각조건을 설정하기가 어렵다.In the via first scheme, after the via hole is formed, the organic lower anti-reflection film is buried to prevent the bottom of the via from being etched during the etching of the upper metal wiring trench. However, the height of the organic lower anti-reflection film embedded in the via hole is changed for each via hole due to the difference in the via hole pattern density. As a result, when the trench is etched, the trench pattern is easily distorted and it is difficult to set the etching conditions.
또한 유기 하부 반사방지막의 경우 고온 규어링(Curing)에 의해 강한 크로스 링킹이 이루어져 화학적으로는 제거되지 않기 때문에 반드시 O2플라즈마를 이용해야 제거가 가능하다. 하지만, 듀얼 다마신 패턴이 형성되는 저 유전율의 절연막은 O2 플라즈마에 노출될 경우 유전율의 저하와 같은 열화가 발생한다. 저 유전율의 절연막이 Silk인 경우에는 O2플라즈마와 같이 산화되기 때문에 유기 하부 반사방지막을 사용하는 것은 불가능하다. 금속 배선 공정에서 사용되는 구리가 O2플라즈마에 의해 노출될 경우 CuO의 산화가 이루어져 금속 배선의 신뢰성 저하를 가져온다.In addition, in the case of the organic lower anti-reflection film, since strong cross linking is made by high temperature curing, it cannot be removed chemically, so it can be removed by using O 2 plasma. However, the low dielectric constant insulating film in which the dual damascene pattern is formed is deteriorated such as a decrease in the dielectric constant when exposed to the O 2 plasma. When the insulating film of low dielectric constant is silk, it is oxidized like O 2 plasma, so it is impossible to use an organic lower antireflection film. When copper used in the metal wiring process is exposed by O 2 plasma, oxidation of CuO occurs, resulting in a decrease in reliability of the metal wiring.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 비아홀을 형성하고, 무기 반사 방지막을 도포한 다음 이를 화학적으로 제거함으로써, O2플라즈마에 의한 절연막의 열화와 구리가 산화되는 것을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention forms a via hole, applies an inorganic antireflection film, and then chemically removes the semiconductor device, thereby preventing deterioration of the insulating film and oxidation of copper by O 2 plasma. Its purpose is to provide a process for the preparation.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 구조물 12 : 하부 금속 배선10 semiconductor structure 12 lower metal wiring
14 : 캡핑막 16 : 층간 절연막14 capping film 16 interlayer insulating film
18 : 감광막 패턴 20 : 무기 반사 방지막18: photosensitive film pattern 20: inorganic antireflection film
22 : 트랜치 24 : 상부 금속 배선22 trench 24 upper metal wiring
본 발명에 따른 하부 금속배선이 형성된 반도체 구조물 상에 캡핑막과 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 패터닝하여 비아홀을 형성하는 단계와, 무기 반사 방지막을 도포하여 상기 비아홀을 매립하는 단계와, 상기 무기 반사 방지막과 상기 층간 절연막의 일부를 식각하여 상기 비아홀 보다 넓은 개구부를 갖는 상부 금속 배선용 트랜치를 형성하는 단계와, 상기 층간 절연막 상부와 상기 비아홀 내에 잔류하는 상기 무기 반사 방지막을 제거하는 단계와, 상기 비아홀을통해 노출된 상기 캡핑막을 제거하는 단계와, 전기도금 방법으로 상기 비아홀과 상기 트랜치를 금속으로 매립하여 상부 금속배선을 형성하는 단계 및 열처리 공정과 상기 상부 금속배선의 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.Forming a capping film and an interlayer insulating film on the semiconductor structure on which the lower metal wiring is formed, forming a via hole by patterning the interlayer insulating film, and filling the via hole by applying an inorganic anti-reflection film; Etching the inorganic antireflection film and a portion of the interlayer insulating film to form an upper metal wiring trench having an opening wider than the via hole, and removing the inorganic antireflection film remaining on the interlayer insulating film and the via hole; Removing the capping film exposed through the via hole, filling the via hole and the trench with metal to form an upper metal wiring by an electroplating method, and performing a heat treatment process and a planarization process of the upper metal wiring. Forming Steps To Form Metallized Wiring Of Dual Damascene Structures It provides a method for producing a semiconductor device characterized in that.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 1a를 참조하면, 싱글 다마신(Single damascene)공정을 이용하여 하부 메탈 라인(Under Metal line; 12)이 형성된 반도체 구조물(10) 상에 메탈의 확산을 방지하기 위한 하부 캡핑막(Bottom Capping Barrier Layer; 14)을 형성한다. 하부 메탈 라인(12)으로는 구리(Cu)를 사용하고, 캡핑막(14)은 질화막을 약 500Å의 두께로 증착하여 형성한다.Referring to FIG. 1A, a bottom capping barrier for preventing diffusion of metal on a semiconductor structure 10 on which an under metal line 12 is formed using a single damascene process. Layer 14) is formed. Copper (Cu) is used as the lower metal line 12, and the capping film 14 is formed by depositing a nitride film to a thickness of about 500 kPa.
도 1b를 참조하면, 캡핑막(14) 상에 층간 절연막(16)을 증착한다. 층간 절연막(16) 상부에 감광막(Photoresist)을 도포한 후 비아 포토 마스크(Via Photomask)를 이용한 포토리소그라피(Photolithography) 공정을 실시하여 제 1 감광막 패턴(18)을 형성한다. 층간 절연막(16)은 저 유전율의 인터 메탈 다이일렉트릭 (Inter Metal Dielectric; IMD)물질을 4000 내지 5000Å의 두께로 증착하여 형성한다. 상기 감광막은 제 1 감광막패턴(18)의 가장자리의 거칠기(Edge Roughness)를 최소화하기 위해 분자량(Molecular Weight)이 작은 물질을 사용한다.Referring to FIG. 1B, an interlayer insulating layer 16 is deposited on the capping layer 14. After the photoresist is applied on the interlayer insulating layer 16, a photolithography process using a via photomask is performed to form a first photoresist pattern 18. The interlayer insulating layer 16 is formed by depositing a low dielectric constant Inter Metal Dielectric (IMD) material at a thickness of 4000 to 5000 kPa. The photoresist uses a material having a low molecular weight in order to minimize edge roughness of the edge of the first photoresist pattern 18.
도 1c를 참조하면, 제 1 감광막 패턴(18)을 식각마스크로 하는 식각공정을 실시하여 하부 메탈 라인(12) 상부에 비아홀을 형성한다. 바이어스(Biased)된 O2플라즈마를 이용한 비등방성 식각을 실시하여 제 1 감광막 패턴(18)을 제거한다. 전체 구조 상부에 무기 반사 방지막(Inorganic BARC; 20)을 스핀 온 글라스(Spin On Glass)방식으로 도포하여 비아홀(미도시)을 매립한다.Referring to FIG. 1C, a via hole is formed on the lower metal line 12 by performing an etching process using the first photoresist pattern 18 as an etching mask. Anisotropic etching is performed using biased O 2 plasma to remove the first photoresist pattern 18. An inorganic antireflection film (Inorganic BARC) 20 is applied to the entire structure by spin on glass to fill a via hole (not shown).
구체적으로, 상기 비아홀 형성을 위한 식각은 캡핑막(14) 보다 층간 절연막(16)이 식각에 대한 높은 선택비를 갖는 식각을 실시하여 노출된 층간 절연막(16)을 제거한다. 층간절연막(16)을 제거하기 위해 C/F율이 높은 C4F8또는 C5F8과 같은 가스를 사용하여 폴리머를 다량 발생하게 하거나, 하부 기판의 온도를 20 내지 40℃의 높은 온도에서 식각을 실시하여 하부에 적층되는 폴리머 구조를 카본성분이 많이 함유된 폴리머구조(CFx)로 변화시킨다. 층간절연막(16) 식각시 C4F8또는 C5F8을 과다하게 적용할 경우 산소에 비해 물질 자체에 카본이 다량 함유되어 있어서 식각 정지가 발생하게 될 수 있다. 이를 방지하기 위하여 가스의 유량을 조절하고, 저유전율의 층간절연막(16)의 손상을 최소화하기 위해 N2가스를 적용한다.Specifically, the etching for forming the via holes is performed by etching the interlayer insulating layer 16 having a higher selectivity to etching than the capping layer 14 to remove the exposed interlayer insulating layer 16. In order to remove the interlayer insulating film 16, a large amount of polymer may be generated using a gas such as C 4 F 8 or C 5 F 8 having a high C / F ratio, or the lower substrate may be heated at a high temperature of 20 to 40 ° C. Etching is performed to change the polymer structure stacked below to a polymer structure containing a large amount of carbon (CFx). When the C 4 F 8 or C 5 F 8 is excessively applied when the interlayer insulating layer 16 is etched, the etch stop may occur because the carbon itself is contained in a larger amount than the oxygen. In order to prevent this, the flow rate of the gas is adjusted, and N 2 gas is applied to minimize damage of the interlayer insulating film 16 having a low dielectric constant.
무기 반사 방지막(20) 물질로는 실리카 옥산(R2-Si-O2)을 이용하여 스핀온 방식으로 비아홀을 매립하고, 평탄화함으로써 비아홀 패턴 밀도차에 의해 발생하는 감광막 패턴의 불균형을 방지할 수 있다. 스핀온 방식의 코팅은 세단계로 진행된다. 디스펜스 스텝에서는 250rpm에서 2초간 전체 구조 상부에 무기 반사 방지막(20) 물질을 분사한다. 메인 스텝에서는 1000 내지 3500rpm으로 20 내지 30초 정도 기판상에 균일하게 도포 되도록 한다. 마지막 스텝에서 5초동안 1000rpm으로 급격한 rpm변화를 막아 무기 반사 방지막(20)을 도포한다.As the inorganic anti-reflection film 20 material, the via hole is filled by spin-on using silica oxane (R 2 -Si-O 2) and planarized to prevent imbalance of the photoresist pattern caused by the difference in the via hole pattern density. . Spin-on coating is carried out in three stages. In the dispensing step, the inorganic antireflection film 20 material is sprayed on the entire structure at 250 rpm for 2 seconds. In the main step, it is uniformly applied on the substrate for about 20 to 30 seconds at 1000 to 3500 rpm. In the last step, the inorganic antireflection film 20 is applied by preventing sudden rpm changes at 1000 rpm for 5 seconds.
도 1d를 참조하면, 무기 반사 방지막(20) 상에 감광막을 도포한 다음 마스크를 이용한 포토리소그라피 공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 무기 반사 방지막(20) 및 층간 절연막(16)의 일부를 제거하여 상부 금속 배선용 트랜치(22)를 형성한다. 바이어스된 O2플라즈마를 이용한 비등방성 식각을 통해 제 2 감광막 패턴을 제거하여, O2플라즈마에 의한 저 유전율의 층간 절연막(16)이 열화되는 것을 방지한다.Referring to FIG. 1D, a second photosensitive film pattern (not shown) is formed by applying a photosensitive film on the inorganic antireflection film 20 and then performing a photolithography process using a mask. An etching process using the second photoresist pattern as an etch mask is performed to remove the inorganic antireflection film 20 and a part of the interlayer insulating film 16 to form the upper metal wiring trench 22. The second photoresist pattern is removed by anisotropic etching using a biased O 2 plasma to prevent the low dielectric constant interlayer insulating film 16 from being deteriorated by the O 2 plasma.
구체적으로, 무기 반사 방지막(20)의 식각은 불소(F) 계열의 물질과 화학작용을 이용하는 식각을 실시하여 제거한다. 이로써 저 유전율의 층간 절연막(16)에 데미지가 없이 선택적으로 무기 반사 방지막(20)만을 제거할 수 있다. 불소 계열의물질과 화학적 작용을 이용하는 식각은 NH4F와 HF의 혼합비율이 500:1인 BOE(Buffered Oxide Etch) 또는 H2O와 HF의 혼합비율이 500:1인 DHF(Dilute HF)를 이용한 습식식각을 지칭한다. BOE 또는 DHF를 이용한 습식식각을 통해 층간 절연막(16)과 무기 반사 방지막(20)과의 식각선택비의 차를 50 : 1 이상 얻을 수 있기 때문에 층간 절연막(16)의 데미지가 없이 선택적으로 무기 반사 방지막(20)을 제거할 수 있다.Specifically, the etching of the inorganic anti-reflection film 20 is removed by performing an etching using a chemical reaction with a fluorine (F) -based material. As a result, only the inorganic antireflection film 20 can be selectively removed without damaging the interlayer insulating film 16 having a low dielectric constant. Etching using fluorine-based materials and chemical reactions uses BOE (Buffered Oxide Etch) with a mixing ratio of NH 4 F and HF of 500: 1 or DHF (Dilute HF) with a mixing ratio of H 2 O and HF of 500: 1. Refers to the wet etching used. By wet etching using BOE or DHF, the difference in etching selectivity between the interlayer insulating film 16 and the inorganic anti-reflective film 20 can be obtained by at least 50: 1, so that inorganic reflection is selectively removed without damaging the interlayer insulating film 16. The prevention film 20 can be removed.
층간 절연막(16)은 C4F8가스, N2가스 또는 Ar 가스를 활성화한 플라즈마를 이용한 식각을 실시하여 제거한다.The interlayer insulating layer 16 is removed by etching using a plasma activated with a C 4 F 8 gas, an N 2 gas, or an Ar gas.
이에 한정되지 않고 무기 반사 방지막(20)과 층간 절연막(16)은 다양한 식각공정과 식각조건을 사용하여 제거한다. 예컨대, 무기 반사 방지막(20)과 층간 절연막(16)을 동시에 식각하여 트랜치(22)를 형성할 수 있다.The inorganic anti-reflection film 20 and the interlayer insulating film 16 are not limited thereto and are removed using various etching processes and etching conditions. For example, the trench 22 may be formed by simultaneously etching the inorganic antireflection film 20 and the interlayer insulating film 16.
도 1e를 참조하면, 층간 절연막(16) 상부와 비아홀 내에 잔류하는 무기 반사 방지막(20)과 비아홀 하부의 노출된 캡핑막(14)을 제거하여 듀얼 다마신 패턴을 형성한다. 비아홀과 트랜치(22)로 구성된 듀얼 다마신 패턴의 단차를 따라 시드층(미도시)을 증착한 다음 전기도금 방법으로 상부 금속 배선(24)을 형성한다. 열공정과 CMP를 이용한 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선을 형성한다.Referring to FIG. 1E, a dual damascene pattern is formed by removing the inorganic anti-reflection film 20 remaining in the interlayer insulating layer 16 and the via hole and the exposed capping film 14 under the via hole. A seed layer (not shown) is deposited along the step of the dual damascene pattern composed of the via hole and the trench 22, and then the upper metal wiring 24 is formed by an electroplating method. The thermal process and the planarization process using CMP are performed to form the metal wiring of the dual damascene structure.
구체적으로, 무기 반사 방지막(20)은 불소 계열의 물질과 화학작용을 이용하는 식각을 실시하여 제거한다. 캡핑막(14)의 제거는 CF4가스, CHF3가스, O2가스 또는 Ar 가스를 활성화한 플라즈마 건식 식각방법을 이용하여 식각한다. 상술한 식각공정들에서 발생할 수 있는 폴리머(Polymer)를 제거하기 위한 클리닝 공정을 실시한다.Specifically, the inorganic anti-reflection film 20 is removed by etching using a chemical reaction with a fluorine-based material. Removal of the capping layer 14 is etched using a plasma dry etching method in which CF 4 gas, CHF 3 gas, O 2 gas or Ar gas is activated. A cleaning process is performed to remove polymers that may occur in the above etching processes.
상술한 바와 같이, 본 발명은 매립특성이 우수한 무기 반사방지막 을 사용하여 비아홀을 매립하여 비아홀 패턴 밀도차에 의해 발생하는 감광막 패턴의 불균형을 방지할 수 있다.As described above, the present invention can prevent the imbalance of the photoresist pattern caused by the via hole pattern density difference by filling the via hole by using the inorganic antireflection film having excellent embedding characteristics.
또한, 무기 반사 방지막을 화학적으로 제거함으로써, O2플라즈마에 의한 절연막의 열화와 구리가 산화되는 것을 방지할 수 있다.In addition, by chemically removing the inorganic antireflection film, it is possible to prevent deterioration of the insulating film due to O 2 plasma and oxidation of copper.
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