KR20040054139A - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims abstract description 63
- 239000010941 cobalt Substances 0.000 claims abstract description 62
- 229910017052 cobalt Inorganic materials 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims abstract description 47
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 41
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 claims abstract description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 9
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 239000001307 helium Substances 0.000 claims description 4
- 229910052734 helium Inorganic materials 0.000 claims description 4
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 2
- 229910001429 cobalt ion Inorganic materials 0.000 claims 2
- XLJKHNWPARRRJB-UHFFFAOYSA-N cobalt(2+) Chemical compound [Co+2] XLJKHNWPARRRJB-UHFFFAOYSA-N 0.000 claims 2
- 239000002019 doping agent Substances 0.000 abstract description 21
- 230000006866 deterioration Effects 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000000370 acceptor Substances 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- -1 that is Chemical class 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 비정질 이온 주입 공정을 실시하여 게이트 및 접합 영역의 상에 비정질층을 형성하고 코발트막을 형성한 후 RTP 공정을 실시하여 미세한 그레인을 갖는 코발트 실리사이드막을 형성함으로써 도펀트 트래핑을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, an amorphous ion implantation process is performed to form an amorphous layer on a gate and a junction region, a cobalt film is formed, and then an RTP process is performed to form a cobalt silicide film having fine grains. The present invention relates to a method for manufacturing a semiconductor device that can prevent dopant trapping.
반도체 소자의 제조 공정에서 게이트 및 접합 영역을 형성한 후 게이트 및 접합 영역 상부에 형성하는 코발트 실리사이드막은 단위 트랜지스터와 상부의 금속 배선의 콘택 저항을 감소시킴으로써 소자의 RC 딜레이(delay) 특성을 개선시켜 동작 속도를 향상시킨다. 즉, 접합 영역 상부에 코발트 실리사이드막을 형성하는 것 만으로도 콘택 부위의 텅스텐 플러그와 코발트 실리사이드막 사이에 오믹 콘택이 형성되어 콘택 저항은 감소한다.In the fabrication process of a semiconductor device, a cobalt silicide layer formed on the gate and the junction region after the gate and the junction region is formed to improve the RC delay characteristics of the device by reducing the contact resistance between the unit transistor and the upper metal wiring. Improve speed. That is, only by forming a cobalt silicide film on the junction region, an ohmic contact is formed between the tungsten plug and the cobalt silicide film at the contact portion, thereby reducing the contact resistance.
한편, 고농도 n형 또는 p형 이온 주입 공정을 실시하여 형성하는 접합 영역의 도펀트 농도는 콘택 저항에 큰 영향을 미친다. 여기서, 도펀트들이 일정한 농도로 분포되어 있는 접합 영역에 코발트 실리사이드막이 형성되면서 n형 또는 p형 이온 주입시 형성된 도펀트 분포 영역을 코발트 실리사이드막이 잠식하게 된다. 따라서, n형 또는 p형 도펀트들은 코발트 실리사이드막내에 분포하게 되며, 이는 콘택 저항에 기여를 하지 못하게 되거나 코발트 실리사이드막내에 불순물로 작용하여 코발트 실리사이드막의 물성 열화를 초래하게 된다. 다행히 n형 도펀트인 As, P등은 코발트 실리사이드막을 형성할 때 또는 형성한 후의 후속 열버짓에 의해 재분포가 일어나 코발트 실리사이드막과 접합 영역의 계면에 파일업(pile up)되어 콘택 저항개선에 기여를 하지만 그밖의 도펀트들은 코발트 실리사이드막에 그래도 존재하여 코발트 실리사이드막과 접합 영역의 계면에 도펀트 공핍을 야기시켜 콘택 저항 열화를 발생시킨다.On the other hand, the dopant concentration of the junction region formed by performing a high concentration n-type or p-type ion implantation process greatly affects the contact resistance. Here, the cobalt silicide film is encroached on the dopant distribution region formed during the n-type or p-type ion implantation while the cobalt silicide film is formed in the junction region where the dopants are distributed at a constant concentration. Therefore, n-type or p-type dopants are distributed in the cobalt silicide layer, which does not contribute to contact resistance or acts as an impurity in the cobalt silicide layer, resulting in deterioration of physical properties of the cobalt silicide layer. Fortunately, n-type dopants, As and P, are redistributed at the time of forming or after cobalt silicide film, and pile up at the interface between the cobalt silicide film and the junction region to contribute to improving contact resistance. However, other dopants are still present in the cobalt silicide layer, causing dopant depletion at the interface between the cobalt silicide layer and the junction region, resulting in deterioration of contact resistance.
따라서, 소자의 고속 특성을 요구하는 0.13㎛ 이하급 반도체 소자에서는 특히 접합 깊이가 기존의 소자에 비해 상당히 얕으므로 이러한 코발트 실리사이드막의 형성으로 인한 도펀트 트래핑은 콘택 저항 분만 아니라 전반적인 소자 특성의 열화를 야기시킬 수 있다.Therefore, in the case of 0.13 탆 or less semiconductor devices that require high-speed characteristics of the device, the dopant trapping due to the formation of such a cobalt silicide layer may cause not only contact resistance but also deterioration of overall device characteristics because the junction depth is considerably shallower than that of conventional devices. Can be.
본 발명의 목적은 도펀트가 트래핑되지 않으면서 코발트 실리사이드막을 형성함으로써 소자의 특성 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent deterioration of device characteristics by forming a cobalt silicide film without trapping dopants.
본 발명의 다른 목적은 비정질 이온 주입 공정을 실시한 후 코발트막을 형성하고 RTP 공정을 실시하여 미세한 그레인을 갖는 코발트 실리사이드막을 형성함을써 도펀트 트래핑을 방지할 수 있어 소자의 특성 열화를 방지할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to form a cobalt film after performing an amorphous ion implantation process and to form a cobalt silicide film having fine grains by performing a RTP process to prevent dopant trapping, thereby preventing deterioration of device characteristics. It is to provide a method for manufacturing a device.
본 발명에서는 코발트 실리사이드막을 형성하기 전 게이트 및 접합 영역에 도우너 또는 억셉터로 작용하기 않는 이온들(중성 이온)을 저에너지 및 고도우즈의 조건으로 주입하여 게이트 및 접합 영역을 비정질화시킴으로써 미세한 그레인을 갖는 코발트 실리사이드막을 형성한다. 이러한 코발트 실리사이드막의 미세한 그레인은 코발트 실리사이드막을 형성할 때 또는 후속 열버짓에 의한 도펀트 재분포를 가속화하여 실리사이드막과 접합 영역의 계면에 도펀트 파일업을 유도할 수 있어 콘택 저항 개선에 기여하게 된다. 이는 비정질화되지 않은 일반적인 코발트 실리사이드막의 그레인 사이즈보다 비정질화된 코발트 실리사이드막의 그레인 사이즈가 작아짐으로써 코발트 실리사이드막내에 트랩핑된 도펀트들이 그레인 바운더리를 통해 코발트 실리사이드막과 게이트 및 접합 영역의 계면으로 좀더 높은 확률로 이동시킬 수 있다.In the present invention, before the cobalt silicide layer is formed, ions (neutral ions) which do not act as donors or acceptors into the gate and junction regions are implanted under conditions of low energy and high dose to have a fine grain by amorphizing the gate and junction regions. A cobalt silicide film is formed. Such fine grains of the cobalt silicide film may accelerate the dopant redistribution when forming the cobalt silicide film or by subsequent thermal budget, thereby inducing a dopant pileup at the interface between the silicide film and the junction region, thereby contributing to the improvement of contact resistance. This is because the grain size of the amorphous cobalt silicide layer is smaller than the grain size of the general non-amorphous cobalt silicide layer, so that the dopants trapped in the cobalt silicide layer are more likely to pass through the grain boundary to the interface between the cobalt silicide layer and the gate and junction region. Can be moved to
참고로, 다결정막내에 존재하는 대부분의 도펀트는 각 결정 방향의 경계인 그레인 바운더리를 따라 약간의 열 에너지만으로도 이동할 수 있다. 한편, 비정질화를 위한 저에너지 및 고도우즈의 이온 주입은 얕은 접합 영역을 형성하기 위한 목적으로 접합 영역을 형성하기 이전의 작용에 관해 많은 연구가 진행중이며, 그 원리는 도펀트들의 확산 속도가 비정질 매질과 결정질 매질에서 차이가 나는 것에 기인하고, 본 발명은 도펀트들이 아닌 코발트 원자의 확산 속도 차이가 그레인 형성 차이를 유발하는데 그 원리를 두고 있다.For reference, most of the dopants present in the polycrystalline film can move with only a little heat energy along the grain boundary which is the boundary of each crystal direction. On the other hand, a lot of research is being conducted on the low energy and high-wood ion implantation for amorphization before the formation of the junction region for the purpose of forming a shallow junction region, the principle is that the diffusion rate of the dopants to the amorphous medium Due to the difference in crystalline media, the present invention is based on the principle that differences in diffusion rates of cobalt atoms, not dopants, cause differences in grain formation.
도 1(a) 내지 도 1(d)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (d) are cross-sectional views of devices sequentially shown to explain a method for manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11 : 반도체 기판 12 : 게이트 산화막11 semiconductor substrate 12 gate oxide film
13 : 폴리실리콘막 14 : 스페이서13: polysilicon film 14: spacer
15 : 접합 영역 16 : 절연막15 junction region 16 insulating film
17 : 비정질층 18 : 코발트막17: amorphous layer 18: cobalt film
19 : TiN막 20 : 코발트 모노 실리사이드막19 TiN film 20 Cobalt mono silicide film
21 : 코발트 디실리사이드막21: cobalt dissilicide film
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트를 형성하고 그 측벽에 스페이서를 형성한 후 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계와, 비정질 이온 주입 공정을 실시하여 상기 게이트 및 접합 영역에 비정질층을 형성하는 단계와, 전체 구조 상부에 코발트막 및 버퍼층을 형성하는 단계와, 1차 RTP 공정을 실시하여 상기 게이트 및 상기 접합 영역 상부에 코발트 모노 실리사이드막을 형성하는 단계와, 상기 미반응 코발트막 및 버퍼층을 제거한 후 2차 RTP 공정을 실시하여 코발트 디실리사이드막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming a junction region in a predetermined region on a semiconductor substrate after forming a gate in a predetermined region on the semiconductor substrate, forming a spacer on a sidewall thereof, and performing an amorphous ion implantation process. Forming an amorphous layer on the gate and the junction region, forming a cobalt layer and a buffer layer on the entire structure, and performing a first RTP process to form a cobalt mono silicide layer on the gate and the junction region. And removing the unreacted cobalt film and the buffer layer to perform a second RTP process to form a cobalt dissilicide film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.1 (a) to 1 (e) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device according to the present invention.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12) 및 폴리실리콘막(13)을 적층한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(13) 및 게이트 산화막(12)을 패터닝하여 게이트를 형성한다. 게이트 측벽에 스페이서(14)를 형성한 후 고농도의 As 이온 주입 공정을 실시하여 반도체 기판(11)상에 접합 영역(15)을 형성한다. 그리고, 전체 구조 상부에 절연막(16)을 형성한다.Referring to FIG. 1A, a gate oxide film 12 and a polysilicon film 13 are stacked on the semiconductor substrate 11. The polysilicon layer 13 and the gate oxide layer 12 are patterned by a lithography process and an etching process using a gate mask to form a gate. After forming the spacers 14 on the gate sidewalls, a high concentration As ion implantation process is performed to form the junction regions 15 on the semiconductor substrate 11. Then, the insulating film 16 is formed over the entire structure.
도 1(b)를 참조하면, 실리사이드막을 형성하고자 하는 영역의 절연막(16)을 제거한다. 그리고, 비정질화 이온 주입 공정을 실시하여 폴리실리콘막(13) 및 접합 영역(15)의 표면 방향으로부터 비정질층(17)이 형성된다. 비정질화 이온 주입 공정은 n형 이온, 즉 As의 도핑 효과에 영향을 주기 않는 이온인 질소(N2), 게르마늄(Ge), 아르곤(Ar), 코발트(Co) 및 티타늄(Ti)중 어느 하나를 이용하여 50keV 이하의 에너지 및 1E14∼1E16atoms/㎤ 정도의 도우즈로 실시하며, 50∼500Å 정도의 깊이로 실시한다. 이러한 비정질화 이온 주입 공정은 미세한 그레인을 갖는 코발트 실리사이드막을 형성하기 위한 필수 공정이며, 이러한 조건에서 벗어나면 미세한 그레인이 형성되지 않는다. 또한, 이온 주입 깊이는 코발트막의 두께, 제 1 및 제 2 RTP 조건과 함께 미세한 그레인을 갖는 코발트 실리사이드막을 형성하기 위한 중요한 변수가 된다.Referring to FIG. 1B, the insulating film 16 in the region where the silicide film is to be formed is removed. Then, an amorphous ion implantation step is performed to form an amorphous layer 17 from the surface directions of the polysilicon film 13 and the junction region 15. The amorphous ion implantation process is any one of n-type ions, that is, ions that do not affect the doping effect of As, nitrogen (N 2 ), germanium (Ge), argon (Ar), cobalt (Co), and titanium (Ti). It is carried out with the energy of 50 keV or less and the dose of about 1E14-1E16atoms / cm <3>, and it is carried out to the depth of about 50-500 kV. This amorphous ion implantation process is an essential process for forming a cobalt silicide film having fine grains, and fine grains are not formed when these conditions are released. In addition, the ion implantation depth is an important parameter for forming a cobalt silicide film having fine grains with the cobalt film thickness and the first and second RTP conditions.
도 1(c)를 참조하면, 전체 구조 상부에 코발트막(18)을 형성한 후 그 상부에 코발트막(18)의 이상 산화를 방지하기 위한 TiN막(19)을 형성한다. 여기서, 코발트막(18)은 초기 1E-7∼1E-8Torr 정도의 압력을 유지하는 반응로를 1E-2∼1E-4Torr 정도로 유지시키고, 온도를 상온∼550℃ 정도로 유지시켜 형성하며, DC 스퍼터링 방법, RF 스퍼터링 방법 또는 CVD 방법을 이용하여 70∼150Å 정도의 두께로 형성한다. 그리고, TiN막(19)은 초기 1E-7∼1E-8Torr 정도의 압력을 유지하는 반응로를 1E2∼1E4Torr 정도로 유지시키고, 온도를 상온∼400℃ 정도 유지시켜 형성하며, DC 스퍼터링 방법, RF 스퍼터링 방법 또는 CVD 방법을 이용하여 100∼300Å 정도의 두께로 형성한다.Referring to FIG. 1C, after the cobalt film 18 is formed over the entire structure, a TiN film 19 for preventing abnormal oxidation of the cobalt film 18 is formed thereon. Here, the cobalt film 18 is formed by maintaining a reactor for maintaining an initial pressure of about 1E-7 to 1E-8 Torr at about 1E-2 to 1E-4Torr, maintaining the temperature at about room temperature to about 550 ° C, and DC sputtering. It is formed to a thickness of about 70 to 150 kHz using a method, an RF sputtering method or a CVD method. In addition, the TiN film 19 is formed by maintaining a reactor having a pressure of about 1E-7 to 1E-8Torr at an initial stage of about 1E2 to 1E4Torr, and maintaining a temperature at about room temperature to about 400 ° C. The DC sputtering method and RF sputtering It is formed to a thickness of about 100 to 300 kPa by the method or the CVD method.
도 1(d)를 참조하면, 1차 RTP 공정을 실시하여 실리사이드막을 형성하고자 하는 영역의 폴리실리콘막(13) 및 접합 영역(15)과 코발트막(18)을 반응시켜 코발트 모노 실리사이드막(20)을 형성한다. 이때, 1차 RTP 공정은 430∼530℃ 정도의 온도에서 질소(N2), 아르곤(Ar), 헬륨(He) 및 수소(H2)를 각각 10∼1000sccm 정도 유입시켜 10초∼60초동안 실시한다. 이렇게 하면 코발트 모노 실리사이드막(20)은 미세한 그레인을 갖게 된다.Referring to FIG. 1D, a cobalt monosilicide film 20 is formed by reacting a polysilicon film 13, a junction region 15, and a cobalt film 18 in a region where a silicide film is to be formed by performing a first RTP process. ). At this time, the first RTP process is introduced into the nitrogen (N 2 ), argon (Ar), helium (He) and hydrogen (H 2 ) 10 ~ 1000sccm at a temperature of about 430 ~ 530 ℃ for 10 seconds to 60 seconds Conduct. In this case, the cobalt mono silicide layer 20 has fine grains.
도 1(e)를 참조하면, 미반응 코발트막(18) 및 TiN막(19)을 제거한 후 2차 RTP 공정을 실시하여 미세한 그레인을 갖는 코발트 디실리사이드막(21)을 형성한다. 이때, 2차 RTP 공정은 650∼800℃ 정도의 온도에서 질소(N2), 아르곤(Ar), 헬륨(He) 및 수소(H2)를 각각 10∼1000sccm 정도 유입시켜 5초∼30초동안 실시한다.Referring to FIG. 1E, after the unreacted cobalt film 18 and the TiN film 19 are removed, a second RTP process is performed to form a cobalt dissilicide film 21 having fine grains. At this time, the second RTP process is introduced into the nitrogen (N 2 ), argon (Ar), helium (He) and hydrogen (H 2 ) at about 10 ~ 1000sccm at a temperature of about 650 ~ 800 ℃ for 5 seconds to 30 seconds Conduct.
상술한 바와 같이 본 발명에 의하면 비정질 이온 주입 공정을 실시하여 게이트 및 접합 영역의 상에 비정질층을 형성하고 코발트막을 형성한 후 RTP 공정을 실시하여 미세한 그레인을 갖는 코발트 실리사이드막을 형성함으로써 도펀트 트래핑을 방지할 수 있다. 이는 코발트 실리사이드막내에 트래핑된 도펀트를 코발트 실리사이드막과 게이트 및 접합 영역의 계면으로 이동시켜 콘택 저항 특성을 향상시키고, 금속 배선과 단위 소자 사이의 콘택 저항 특성에 관계되는 RC 딜레이 특성을향상시켜 고속 반도체 소자의 특성을 향상시키며 나아가 소자의 특성 마진을 확보할 수 있어 제품 양산시 수율 향상에 기여할 수 있다. 또한, 코발트 실리사이드막내에 결함으로 작용할 수 있는 도펀트 트래핑율을 감소시켜 코발트 실리사이드막 자체의 물성 특성을 향상시킬 수 있으며, 이는 항상 문제가 되고 있는 코발트 실리사이드막의 열안정성을 개선하는 역할도 할 수 있어 공정 마진도 확보할 수 있다. 한편, 향후 적용 예정인 니켈 실리사이드막의 경우 니켈 실리사이드막이 기존의 코발트 실리사이드막과 거의 유사한 물성 및 소자 특성을 가지고 있으나, 특히 열안정성의 논란이 많기 때문에 본 발명에 따른 미세한 그레인을 갖는 실리사이드막 형성 공정을 적용하면 코발트 실리사이드막 특성 향상 이상의 특성 향상이 예상된다.As described above, according to the present invention, an amorphous ion implantation process is performed to form an amorphous layer on the gate and the junction region, and a cobalt film is formed, followed by an RTP process to form a cobalt silicide film having fine grains, thereby preventing dopant trapping. can do. This improves the contact resistance characteristics by moving the dopant trapped in the cobalt silicide layer to the interface between the cobalt silicide layer, the gate and the junction region, and improves the RC delay characteristics related to the contact resistance characteristics between the metal wiring and the unit element. It can improve the characteristics of the device and further secure the characteristic margin of the device, thereby contributing to the improvement of yield in mass production. In addition, it is possible to improve the physical properties of the cobalt silicide layer itself by reducing the dopant trapping rate that can act as a defect in the cobalt silicide layer, which can also improve the thermal stability of the cobalt silicide layer, which is always a problem Margin can also be secured. Meanwhile, in the case of the nickel silicide film, which is to be applied in the future, the nickel silicide film has substantially the same physical properties and device characteristics as the conventional cobalt silicide film, but since the thermal stability is controversial, the silicide film forming process having fine grains according to the present invention is applied. If it is, the improvement of the characteristics beyond the cobalt silicide film characteristic improvement is anticipated.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020020080896A KR20040054139A (en) | 2002-12-17 | 2002-12-17 | Method of manufacturing a semiconductor device |
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| KR20040054139A true KR20040054139A (en) | 2004-06-25 |
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| KR (1) | KR20040054139A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245967B2 (en) | 2009-10-14 | 2016-01-26 | Samsung Electronics Co., Ltd. | Semiconductor device including metal silicide layer and method for manufacturing the same |
-
2002
- 2002-12-17 KR KR1020020080896A patent/KR20040054139A/en not_active Application Discontinuation
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