KR20040053841A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 듀얼 다마신 구조의 금속 배선의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a metal wiring having a dual damascene structure.
도 1은 종래의 듀얼 다마신 패턴용 트랜치 형성후 발생하는 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem occurring after forming a trench for a dual damascene pattern according to the related art.
도 1을 참조하면, 종래의 듀얼 다마신 구조의 금속 배선을 형성하기 위해서는 반도체 구조물(1) 상에 하부 구조물을 보호하기 위한 배리어(Barrier)막(2)을 형성한다. 배리어막(2) 상부에 제 1 산화막(3), 식각 방지막(4) 및 제 2 산화막(5)을 순차적으로 형성한다. 패터닝(Pattering) 공정을 통해 콘택홀(Contact hole)을 형성한 다음, 아크 코팅(ARC Coating)을 실시하여 콘택홀을 매립한 다음 패터닝 공정을 실시하여 트렌치(Trench)를 형성한다. 트렌치 형성을 위한 패터닝 공정중 제 2 산화막(5)의 식각을 위해 불소(F) 계열의 가스를 사용함으로 인해 다량의 폴리머가 발생하여 콘택홀 상부 주변의 식각이 저해되고, 식각공정 후 콘택홀의 개구부(트렌치 하부) 주변에 산화막 잔류물로 이루어진 펜스(6)가 형성된다.Referring to FIG. 1, a barrier film 2 for protecting a lower structure is formed on a semiconductor structure 1 in order to form a metal wiring having a conventional dual damascene structure. The first oxide film 3, the etch stop film 4, and the second oxide film 5 are sequentially formed on the barrier film 2. After forming a contact hole through a patterning process, an arc coating is performed to fill a contact hole, and then a patterning process is performed to form a trench. The use of fluorine (F) -based gas for etching the second oxide film 5 during the patterning process for forming trenches causes a large amount of polymer to be generated, and the etching around the upper part of the contact hole is inhibited. A fence 6 made of an oxide film residue is formed around (under the trench).
도 2는 종래의 듀얼 다마신용 트렌치 형성후, 콘택홀 상부 개구부 주변에 펜스가 형성된 SEM 사진이다.2 is a SEM photograph of a fence formed around a contact hole upper opening after a conventional dual damascene trench is formed.
도 3은 종래의 듀얼 다마신용 트렌치 형성을 위한 식각공정 중 발생한 폴리머에 대한 XPS(X-ray Photoelectron Spectroscopy) 분석결과를 나타낸 그래프이다.FIG. 3 is a graph showing XPS (X-ray Photoelectron Spectroscopy) analysis results of a polymer generated during an etching process for forming a conventional dual damascene trench.
도 2를 참조하면, 일반적으로 듀얼 다마신용 트렌치 형성을 위해서 제 2 산화막과 식각 방지막간의 식각선택비가 높은 식각 가스를 이용하여 제 2 산화막을 식각하게 된다. 이때, 콘택홀 내부의 아크, 제 2 산화막 및 식각 방지막이 식각 선택비가 높은 식각가스와 반응하여 결합 폴리머 부산물(CFx, C-C)을 발생시켜 식각을 방해하는 역할을 하게 되어 콘택홀 주위로 식각 산화막으로 이루어진 뿔 또는 왕관 모양의 펜스(Fence)가 형성된다(도 2의 A영역). 도 3을 살펴보면, 트렌치 형성을 위한 식각공정을 실시한 웨이퍼에 일정한 에너지의 광전자를 조사한 다음 화학결합의 상태와 성분에 따라 다르게 나타나는 광전자의 스펙트럼을 분석하는 XPS분석을 실시한 결과를 살펴보면 벤딩 에너지 289 내지 290eV 주위의 피크로부터 결합 폴리머 부산물을 확인할 수 있다(도 3의 B영역).Referring to FIG. 2, in general, the second oxide layer is etched using an etching gas having a high etching selectivity between the second oxide layer and the etch stop layer to form a dual damascene trench. At this time, the arc, the second oxide layer, and the etch stop layer inside the contact hole react with the etch gas having a high etching selectivity to generate the binding polymer by-products (CFx, CC) to interfere with the etch. An horn or crown shaped fence is formed (area A of FIG. 2). Referring to FIG. 3, the result of the XPS analysis of investigating a photoelectron of constant energy on a wafer subjected to an etching process for forming trenches and then analyzing a spectrum of photoelectrons that differs depending on the state and composition of a chemical bond is described below. Bound polymer by-products can be identified from the surrounding peaks (region B in FIG. 3).
상술한 바와 같은 폴리머에 의해 뿔 모양 또는 왕관 모양의 펜스가 콘택홀의 개구부 상부에 발생할 경우, 전도성 물질을 증착할 경우 매립 불량을 야기할 수 있으며, 펜스로 인해 콘택홀 내 아크 잔류물이 레지스터 제거 공정 후에도 잔류하게 되어 전기적 연결 불량의 원인이 되는 문제점이 발생한다.If a horn- or crown-shaped fence is formed on the top of the opening of the contact hole by the polymer as described above, depositing a conductive material may cause a poor filling, and the arc residue in the contact hole may cause the resist to be removed. It remains after and causes a problem that causes a poor electrical connection.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 스핀온 글라스 계열의 물질막과 평면 타입의 반사 방지막을 이용하여 콘택홀 개구부 상부 영역에 형성된펜스의 형성을 억제하고, 형성된 펜스를 쉽게 제거할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.Accordingly, in order to solve the above problem, the present invention suppresses the formation of the fence formed in the upper region of the contact hole opening by using the spin-on glass-based material film and the planar anti-reflection film, and easily removes the formed fence. Its purpose is to provide a method for manufacturing a semiconductor device.
도 1은 종래의 듀얼 다마신 패턴용 트랜치 형성후 발생하는 문제점을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a problem occurring after forming a trench for a dual damascene pattern according to the related art.
도 2는 종래의 듀얼 다마신용 트렌치 형성후, 콘택홀 상부 개구부 주변에 펜스가 형성된 SEM 사진이다.2 is a SEM photograph of a fence formed around a contact hole upper opening after a conventional dual damascene trench is formed.
도 3은 종래의 듀얼 다마신용 트렌치 형성을 위한 식각공정 중 발생한 폴리머에 대한 XPS(X-ray Photoelectron Spectroscopy) 분석결과를 나타낸 그래프이다.FIG. 3 is a graph showing XPS (X-ray Photoelectron Spectroscopy) analysis results of a polymer generated during an etching process for forming a conventional dual damascene trench.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 5는 본 발명에 따른 트렌치 형성후의 SEM 사진이다.5 is a SEM photograph after the trench formation according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1 : 반도체 구조물 10 : 반도체 기판1: semiconductor structure 10: semiconductor substrate
2, 12 : 베리어막 3, 5, 14, 20 : 층간 절연막2, 12: barrier film 3, 5, 14, 20: interlayer insulation film
4, 16 : 식각 방지막 18 : SOG 계열의 절연막4, 16: etching prevention film 18: insulating film of SOG series
22 : 콘택홀 24 : 반사 방지막22 contact hole 24 antireflection film
26 : 감광막 패턴 28 : 트랜치26 photosensitive film pattern 28 trench
30 : 금속배선30: metal wiring
본 발명에 따른 반도체 기판 상에 베리어막, 제 1 층간 절연막, 식각 방지막을 순차적으로 형성하는 단계와, 상기 식각 방지막 상에 상기 제 1 층간 절연막 보다 소정의 습식 식각액에 대하여 식각 속도가 빠른 SOG 계열의 절연막을 형성하는 단계와, 상기 SOG 계열의 절연막 상에 상기 소정의 습식 식각액에 대하여 식각 속도가 상기 SOG 계열의 절연막 보다 느린 제 2 층간 절연막을 형성하는 단계와, 패터닝 공정을 실시하여 상기 제 2 층간 절연막, 상기 SOG 계열의 절연막, 상기 식각 방지막 및 상기 제 1 층간 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 상기 SOG 계열의 절연막을 측방향으로 리세스하기 위하여 습식식각하는 단계와, 반사 방지막을 도포하여 상기 콘택홀과 상기 콘택홀 내의 리세스된 영역을 매립하는 단계와, 패터닝 공정을 실시하여 상기 반사 방지막, 상기 제 2 층간 절연막 및 상기 SOG 계열의 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 콘택홀 내에 잔류하는 상기 반사 방지막을 제거하고, 상기 트렌치 및 상기 콘택홀에 의해 노출된 상기 식각 방지막과 상기 베리어막을 식각하는 단계 및 도전성 물질로 상기 콘택홀과 상기 트렌치를 매립하여 듀얼다마신 구조의 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.Sequentially forming a barrier film, a first interlayer insulating film, and an etch stop layer on the semiconductor substrate according to the present invention, and an SOG-based etch rate having a faster etching rate with respect to a predetermined wet etchant than the first interlayer insulating film on the etch stop layer. Forming an insulating film, forming a second interlayer insulating film having an etching rate lower than that of the SOG-based insulating film with respect to the predetermined wet etching solution on the SOG-based insulating film, and performing a patterning process to perform the patterning process Etching the insulating film, the SOG-based insulating film, the etch stop layer, and the first interlayer insulating film to form a contact hole, and wet etching to laterally recess the SOG-based insulating film exposed by the contact hole. Filling the contact hole and the recessed region in the contact hole by applying an anti-reflection film; Performing a turning process to etch the anti-reflection film, the second interlayer insulating film, and the SOG-based insulating film to form a trench, remove the anti-reflection film remaining in the contact hole, and remove the trench from the trench and the contact hole. Etching the exposed etch stop layer and the barrier layer and forming a metal wiring having a dual damascene structure by filling the contact hole and the trench with a conductive material. to provide.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 4a 내지 도 4f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
도 4a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(반도체 구조물)가 형성된 반도체 기판(10) 상에 반도체 기판(10)을 보호하기 위한 베리어막(12)을 형성한다. 베리어막(12) 상부에 제 1 층간 절연막(14), 식각 방지막(16), 스핀 온 글라스(Spin On Glass; SOG)계열의 절연막(18) 및 제 2 층간 절연막(20)을 순차적으로 형성한다.Referring to FIG. 4A, a barrier layer 12 for protecting a semiconductor substrate 10 is formed on a semiconductor substrate 10 on which various elements (semiconductor structures) including semiconductor elements (not shown) such as transistors or capacitors are formed. Form. The first interlayer insulating layer 14, the etch stop layer 16, the spin on glass (SOG) insulating layer 18, and the second interlayer insulating layer 20 are sequentially formed on the barrier layer 12. .
구체적으로, 베리어막(12)으로는 100 내지 600Å 두께의 질화막을 이용하여 형성하여 반도체 기판(10) 상부에 형성된 반도체 요소(접합부, 하부 금속배선 등)를 보호한다. 제 1 층간 절연막(14)으로는 반도체 소자 제조 공정에서 사용하는 산화막을 이용하여 형성한다. 바람직하게는 TEOS(Tetra Ethyle Ortho Silicate)계열의 산화막, BPSG(Boron Phosphorus Silicate Glass)계열의 산화막, 고밀도 플라즈마(High Density Plasma)계열의 산화막 및 실리콘 리치(Si-Rich)계열의 산화막 중 적어도 어느 하나를 이용하여 형성한다. 식각 방지막(16)은 300 내지 1000Å 두께의 질화막 또는 질산화막(PE-Nitride, SiON)을 사용하여 형성하고, 이에 한정되지 않고, 이외의 물질을 사용하여 층간 절연막 간(제 1 및 제 2 층간 절연막(14 및 20))의 식각 방지층 역할을 수행한다. SOG 계열의 절연막(18)으로는 500 내지 1100Å 두께의 유기 계열의 메틸 실세스퀴옥산(Methyl Silsesquoxane)을 이용하여 형성하되, 바람직하게는 SOG 계열의 절연막(18)을 1000Å 이하의 두께로 형성한다. SOG 계열의 절연막(18)으로 AG211을 사용할 경우, 레지스트 제거 시간을 조절하여 보이드(Void) 형성을 방지하고, T-12를 사용할 경우에는 레지스트 제거 시간에 의한 영향이 거의 없으므로 레지스트 제거 시간에 구속 받지 않고 식각 방지막(16) 상부에 형성한다. 제 2 층간 절연막(20)은 TEOS 계열의 산화막, BPSG 계열의 산화막, 고밀도 플라즈마 계열의 산화막 및 실리콘 리치계열의 산화막 중 적어도 어느 하나를 이용하여 2000 내지 6000Å 두께로 형성한다.Specifically, the barrier film 12 is formed using a nitride film having a thickness of 100 to 600 Å to protect semiconductor elements (bonded portions, lower metal wiring, etc.) formed on the semiconductor substrate 10. The first interlayer insulating film 14 is formed using an oxide film used in a semiconductor device manufacturing process. Preferably, at least one of an TEOS (Tetra Ethyle Ortho Silicate) oxide film, a BPSG (Boron Phosphorus Silicate Glass) oxide film, a high density plasma (High Density Plasma) oxide film, and a silicon rich (Si-Rich) oxide film To form. The anti-etching film 16 is formed using a nitride film or a nitride film (PE-Nitride, SiON) having a thickness of 300 to 1000 Å, and is not limited thereto. The interlayer insulating film (first and second interlayer insulating films) may be formed using other materials. (14 and 20)) to act as an etch stop layer. The SOG-based insulating film 18 is formed using an organic-based methyl silsesquioxane (Methyl Silsesquoxane) having a thickness of 500 to 1100 GPa, but preferably, the SOG-based insulating film 18 is formed to a thickness of 1000 GPa or less. . When AG211 is used as the SOG-based insulating film 18, the void removal is prevented by adjusting the resist removal time, and when T-12 is used, it is hardly influenced by the resist removal time, so it is not restricted by the resist removal time. Without being formed on the etch stop layer 16. The second interlayer insulating film 20 is formed to have a thickness of 2000 to 6000 kV using at least one of a TEOS-based oxide film, a BPSG-based oxide film, a high density plasma-based oxide film, and a silicon-rich oxide film.
도 4b를 참조하면, 패터닝 공정을 실시하여 하부 접합부(미도시) 또는 하부 금속배선(미도시)과 접촉을 위한 콘택홀(22)을 형성한다. 콘택홀(22) 측벽에 노출된 SOG 계열의 절연막(18)이 리세스되도록 습식식각을 실시한다.Referring to FIG. 4B, a patterning process is performed to form a contact hole 22 for contacting a lower junction part (not shown) or a lower metal wiring (not shown). Wet etching is performed such that the SOG-based insulating film 18 exposed on the sidewalls of the contact hole 22 is recessed.
구체적으로, 전체 구조상부에 감광막을 도포한 다음 콘택형성용 마스크를 이용한 사진식각공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 상기 제 1 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(20), SOG 계열의 절연막(18), 식각 방지막(16) 및 제 1 층간 절연막(14)을 식각함으로서콘택홀(22)을 형성한다. 제 1 및 제 2 층간 절연막 (14 및 20)및 식각 방지막(16)에 비해 SOG 계열의 절연막(18)의 식각 제거속도가 빠른 식각조건을 이용하여 식각 방지막(16)과 제 2 층간 절연막(20) 사이에 위치하고, 콘택홀(22) 측벽에 노출된 SOG 계열의 절연막(18)의 일부를 식각하여 리세스 시킨다(도 3b의 C영역). SOG 계열의 절연막(18)에 대한 식각 선택비가 낮은 경우에는 다마신 구조의 상부 절연막(제 2 층간 절연막(20))이 소실되면서 라운딩 프로파일 혹은 씬닝(Thining)형상으로, 트렌치 상부 패턴간의 마진이 줄어들게 되어 절연 역확을 제대로 기대할 수 없게 된다. 이로 인해 SOG 계열의 절연막(18)의 식각 타깃(Target)은 리세스 영역(도 3b의 C영역)의 사이즈(T2)가 콘택홀(22) 사이즈(T1)의 1.5 내지 3배가 되도록 설정한다. 예를 들면, 콘택홀(22)의 지름이 0.2㎛ 일 경우 콘택홀(22) 측벽에 노출된 SOG 계열의 절연막(18)을 0.1㎛ 정도 식각한다. 즉, 리세스된 영역의 지름이 콘택홀(22)의 2배 정도인 0.4㎛가 되도록 식각 타겟을 설정한다. 패턴에서 트렌치 간의 스페이스를 0.10㎛ 이상 유지할 경우 안정성을 유지할 수 있으므로, 0.12㎛의 스페이스를 가진 패턴에서 1000Å 이하의 타겟으로 습식 식각을 실시한다. SOG 계열의 절연막(18) 제거을 위한 습식식각은 NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch), 혹은 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)를 이용하여 실시한다. 상기 제 1 감광막 패턴을 제거한다.Specifically, the first photoresist pattern (not shown) is formed by applying a photoresist on the entire structure and then performing a photolithography process using a contact forming mask. An etching process using the first photoresist pattern as an etch mask is performed to etch the second interlayer insulating film 20, the SOG-based insulating film 18, the etch stop film 16, and the first interlayer insulating film 14. 22). The etch stop layer 16 and the second interlayer insulating layer 20 using etching conditions in which the SOG-based insulating layer 18 has a higher etching removal rate than the first and second interlayer insulating layers 14 and 20 and the anti-etching layer 16 are used. ) And a portion of the SOG-based insulating film 18 exposed on the sidewall of the contact hole 22 is etched and recessed (region C in FIG. 3B). When the etch selectivity with respect to the SOG-based insulating film 18 is low, the upper insulating film (second interlayer insulating film 20) of the damascene structure is lost, resulting in a rounded profile or thinning shape, which reduces the margin between the trench upper patterns. As a result, insulation deterioration cannot be expected properly. Therefore, the etching target of the SOG series insulating film 18 is set such that the size T2 of the recess region (C region of FIG. 3B) is 1.5 to 3 times the size T1 of the contact hole 22. For example, when the diameter of the contact hole 22 is 0.2 μm, the SOG-based insulating layer 18 exposed on the sidewall of the contact hole 22 is etched about 0.1 μm. That is, the etching target is set so that the diameter of the recessed region is about 0.4 μm, which is about twice that of the contact hole 22. When the space between the trenches in the pattern is maintained at 0.10 μm or more, stability can be maintained. Therefore, wet etching is performed with a target of 1000 μs or less in a pattern having a space of 0.12 μm. Wet etching to remove the SOG-based insulating film 18 is a BOE (Buffered Oxide Etch) having a mixture ratio of NH 4 F and HF is 100: 1 to 300: 1, or a 50: 1 mixture ratio of H 2 O and HF It is carried out using DHF (Dilute HF). The first photoresist pattern is removed.
도 4c 및 4d를 참조하면, 반사 방지막(24)을 코팅하여 콘택홀(22)을 매립한 다음 패터닝 공정을 실시하여 트렌치(28)를 형성한다.4C and 4D, the anti-reflection film 24 is coated to fill the contact hole 22, and then a patterning process is performed to form the trench 28.
구체적으로, 플래너(Planar) 타입의 반사 방지막(24)를 이용하여 콘택홀(22) 내에 형성된 리세스된 영역에 빈공간이 형성되지 않고 충분히 매립되도록 한다. 플래너 타입의 반사 방지막(24)은 종래의 컨퍼멀(Conformal) 타입의 반사 방지막(24)과 다르게 계면과의 응력 작용이 없고, 스텝 커버리지가 뛰어나고, 유동성이 우수하여 콘택홀(22) 내에 형성된 리세스 영역을 충분히 매립할 수 있는 반사 방지막(24)을 지칭한다. 상술한 반사 방지막(24)을 이용하여 콘택홀(22) 내부를 완전히 매립하지 않고, SOG 계열의 절연막(24) 상부 표면을 기준(SOG 계열의 절연막(18)과 제 2 층간 절연막(20)의 경계)으로 1000 내지 2000Å 높게 매립되도록 한다. 이로써, 산화막 계열의 제 2 층간 절연막(20)과 질화막 계열의 식각 방지막(16)에 의해 발생하는 폴리머를 줄여 펜스의 형성을 억제할 수 있다. 이에 한정되지 않고, 유동성과 스텝 커버리지가 우수한 물질을 이용하여 콘택홀(22)에 형성된 리세스 영역을 충분히 매립하도록 한다.In detail, a planar type anti-reflection film 24 is used to fill the recessed region formed in the contact hole 22 without filling an empty space. Unlike the conventional conformal anti-reflection film 24, the planar type anti-reflection film 24 has no stress action on the interface, has excellent step coverage, and is excellent in fluidity, and thus is formed in the contact hole 22. The antireflection film 24 capable of sufficiently filling the recess region is referred to. The above-described anti-reflection film 24 is not used to completely fill the inside of the contact hole 22. Instead, the upper surface of the SOG-based insulating film 24 is referred to (the SOG-based insulating film 18 and the second interlayer insulating film 20). To be buried as high as 1000 to 2000Å. As a result, the formation of the fence can be suppressed by reducing the polymer generated by the second interlayer insulating film 20 of the oxide film series and the etching preventing film 16 of the nitride film series. The present invention is not limited thereto, and the recess region formed in the contact hole 22 may be sufficiently filled using a material having excellent fluidity and step coverage.
전체 구조 상부에 감광막을 도포한 다음 트렌치용 마스크를 이용한 사진식각공정을 실시하여 제 2 감광막 패턴(26)을 형성한다. 제 2 감광막 패턴(26)을 식각 마스크로 하는 식각공정을 실시하여 식각 방지막(26) 상부에 형성된 반사 방지막(24), 제 2 층간 절연막(20) 및 SOG 계열의 절연막(18)을 식각하여 트렌치(28)를 형성한다. 트렌치(28)를 형성하기 위한 식각은 불소(F) 계열의 식각 가스(C4F8, CH2F2, CHF3)를 사용한 건식 식각을 실시한다. 이때 콘택홀(22) 상부의 리세스된 영역에 매립된 반사 방지막(24)이 경화되는 현상이 발생하고, SOG 계열의절연막(18)으로 이루어진 1000Å 이하의 높이의 펜스가 리세스된 영역의 끝부분에 형성될 수 있다.After the photoresist is coated on the entire structure, a photolithography process using a trench mask is performed to form the second photoresist pattern 26. An etching process using the second photoresist layer pattern 26 as an etching mask is performed to etch the antireflection layer 24, the second interlayer insulating layer 20, and the SOG series insulating layer 18 formed on the etch stop layer 26. Form 28. Etching for forming the trench 28 is performed by dry etching using fluorine (F) -based etching gas (C 4 F 8 , CH 2 F 2 , CHF 3 ). At this time, the anti-reflection film 24 buried in the recessed region above the contact hole 22 may be cured, and the edge of the region where the fence having a height of 1000 占 Å or less formed of the SOG series insulating layer 18 is recessed. It can be formed in the part.
도 4e를 참조하면, 식각 공정을 실시하여 잔류하는 반사 방지막(24)과 제 2 감광막 패턴(26)을 제거한다. 구체적으로, 챔버에 30 내지 1200mT의 압력과 200 내지 2000W의 파워를 인가한 상태에서 1000 내지 2000sccm의 O2가스를 유입하여 잔류하는 반사 방지막(24)과 제 2 감광막 패턴(26)을 식각한다.Referring to FIG. 4E, an etching process is performed to remove the remaining anti-reflection film 24 and the second photosensitive film pattern 26. Specifically, the anti-reflection film 24 and the second photoresist layer pattern 26 that are etched from the O 2 gas of 1000 to 2000 sccm are introduced into the chamber while a pressure of 30 to 1200 mT and a power of 200 to 2000 W are applied thereto.
O2가스 및, CHF3와 CF4의 혼합 가스를 사용하여 질화막 계열의 식각 방지막(16)과 베리어막(12)을 제거하여 하부의 접합부 또는 하부 금속 배선을 노출한다. 이때, SOG 계열의 질화막(18)으로 이루어진 펜스 또한 함께 제거된다.The nitride film-based etch stop layer 16 and the barrier layer 12 are removed using an O 2 gas and a mixed gas of CHF 3 and CF 4 to expose the bottom junction or the bottom metal wiring. At this time, the fence made of the SOG-based nitride film 18 is also removed.
도 4f를 참조하면, 세정공정을 실시한 다음 콘택홀(22)과 트렌치(28)를 포함하는 전체 구조의 단차를 따라 금속의 확산을 방지하는 얇은 장벽층(미도시)과 씨드층(미도시)을 증착한다. 전체 구조 상부에 도전성 물질을 증착하여 콘택홀(22)과 트렌치(28)를 매립한다. 열처리 공정과 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선(30)을 형성한다.Referring to FIG. 4F, a thin barrier layer (not shown) and a seed layer (not shown) which prevent the diffusion of metal along a step of the entire structure including a contact hole 22 and a trench 28 after performing a cleaning process are performed. Deposit. A conductive material is deposited on the entire structure to fill the contact hole 22 and the trench 28. The heat treatment process and the planarization process are performed to form the metal wiring 30 having the dual damascene structure.
도 5는 본 발명에 따른 트렌치 형성후의 SEM 사진이다.5 is a SEM photograph after the trench formation according to the present invention.
도 5를 참조하면, 다마신 트렌치 형성 공정에서 발생하는 콘택홀 주위의 펜스 형성을 방지하거나, 최소화 하고 후속공정에 의한 질화막 식각 공저에 의해 이를 완전히 제거하여 펜스가 전혀 형성되지 않는다.Referring to FIG. 5, a fence is not formed at all by preventing or minimizing the formation of a fence around the contact hole generated in the damascene trench formation process and completely removing it by a nitride film etching process by a subsequent process.
상술한 바와 같이, 본 발명은 SOG 계열의 절연막을 적용하고, 습식 식각을 실시하여 트렌치 형성전 일부를 제거함으로서 콘택홀 주위의 절연막의 잔류로 인한 펜스형성을 방지할 수 있다.As described above, the present invention can prevent the formation of the fence due to the remaining of the insulating film around the contact hole by applying a SOG-based insulating film and performing wet etching to remove a portion before forming the trench.
콘택홀 개구부 주위의 펜스 형성을 최소화함으로 인해 전도성 물질의 증착 불량과 반사 방지막 잔류물에 의한 접촉 불량을 개선할 수 있다.By minimizing the formation of fences around the contact hole openings, poor deposition of conductive material and poor contact by anti-reflection film residues can be improved.
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| KR20210086396A (en) * | 2019-12-27 | 2021-07-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Semiconductor device and method |
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