KR20040050537A - Semiconductor memory device for inputting even input data and odd input data controlled by different control signals and data input control method thereof - Google Patents

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KR20040050537A
KR20040050537A KR1020020078390A KR20020078390A KR20040050537A KR 20040050537 A KR20040050537 A KR 20040050537A KR 1020020078390 A KR1020020078390 A KR 1020020078390A KR 20020078390 A KR20020078390 A KR 20020078390A KR 20040050537 A KR20040050537 A KR 20040050537A
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최성호
서성민
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삼성전자주식회사
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Abstract

PURPOSE: A semiconductor memory device for controlling and inputting even input data and odd input data by different control signals and a data input control method thereof are provided to improve the data write operation by differentiating control timings for an even and an odd control signal. CONSTITUTION: An input multiplexer(30) transmits even data(Even Di) applied from an external of a DDR(Double Data rate) synchronous DRAM(Dynamic Random Access Memory) to an even input/output line(Even IO_Line) in response to a first control signal(PCLKM_E). The input multiplexer(30) transmits odd data(Odd Di) applied from the external of the DDR synchronous DRAM to an odd input/output line(Odd IO_Line) in response to a second control signal(PCLKM_0). The first control signal(PCLKM_E) is a signal for controlling an even number and the second control signal(PCLKM_0) is a signal for controlling an odd number. The second control signal(PCLKM_0) is generated by delaying the first control signal(PCLKM_E) during a predetermined time.

Description

짝수 입력 데이터와 홀수 입력 데이터를 서로 다른 제어신호에 의해 제어하여 입력시키는 반도체 메모리장치 및 이의 데이터 입력 제어방법{Semiconductor memory device for inputting even input data and odd input data controlled by different control signals and data input control method thereof}Semiconductor memory devices for inputting even input data and odd input data controlled by different control signals and data input control method about}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 짝수 입력 데이터와 홀수 입력 데이터를 서로 다른 제어신호에 의해 제어하여 입력시키는 반도체 메모리장치 및 이의 데이터 입력 제어방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for inputting even input data and odd input data controlled by different control signals and a data input control method thereof.

DDR(Double Data Rate) 싱크로너스 디램에서는 연속하여 입력되는 데이터를 내부적으로 짝수(Even) 데이터와 홀수(Odd) 데이터로 변경하고 변경된 데이터에 해당하는 칼럼선택라인(Column Select Line, 이하 CSL이라 함)을 선택하여 인에이블시킨 후 메모리셀에 기입동작을 수행한다. 이때 짝수 데이터와 홀수 데이터에 해당하는 CSL이 따로 인에이블되므로 CSL의 위치에 따른 스큐(Skew)가 발생될 수 있다.In DDR (Double Data Rate) synchronous DRAM, data that is continuously input is internally changed to even data and odd data, and a column select line corresponding to the changed data is referred to as a CSL. After selecting and enabling, a write operation is performed on the memory cell. At this time, since the CSL corresponding to the even data and the odd data are enabled separately, skew according to the position of the CSL may occur.

또한 내부적으로 변경된 짝수 데이터와 홀수 데이터를 제어하는 제어신호가 홀수용 및 짝수용으로 나뉘어져 있지 않고 공통으로 사용되므로 빠르게 인에이블되는 CSL에 해당하는 메모리셀에는 유효(Valid)한 데이터가 기입될 수 있지만 느리게 인에이블되는 CSL에 해당하는 메모리셀에는 유효하지 않은(Invalid) 데이터가 기입될 수 있다. 특히 싱크로너스 디램이 고성능(High performance) 및 고집적(High density)으로 갈수록 이러한 스큐에 의해 오동작이 발생될 소지가 많아진다.In addition, since the internally changed control data for controlling even and odd data are not divided into odd and even numbers, they are commonly used. Therefore, valid data can be written in a memory cell corresponding to a rapidly enabled CSL. Invalid data may be written to a memory cell corresponding to a slowly enabled CSL. In particular, as the synchronous DRAM becomes high performance and high density, malfunctions are more likely to occur due to such skew.

도 1은 DDR 싱크로너스 디램에서 종래기술에 따른 입력 멀티플렉서를 나타내는 도면이고, 도 2는 도 1에 대한 타이밍도이다.FIG. 1 is a diagram illustrating an input multiplexer according to the related art in a DDR synchronous DRAM, and FIG. 2 is a timing diagram of FIG. 1.

도 1 및 도 2를 참조하면, 외부에서 DDR 싱크로너스 디램에 기입명령(Write CMD)이 인가되고 클럭신호(CLK)의 몇 싸이클 뒤에 기입 데이터(D0,D1,D2,D3)가 연속하여 입력되면, 그 입력된 데이터는 디램 내부에서 짝수 데이터(Even Di)와 홀수 데이터(Odd Di)로 분리된다. 다음에 입력 멀티플렉서(10)는 기입 정보신호(WI)가인에이블되면 활성화된 후 제어신호(PCLKM)에 응답하여 짝수 데이터(Even Di)와 홀수 데이터(Odd Di)를 받아 각각 짝수 입출력라인(Even IO-Line)과 홀수 입출력라인(Odd IO-Line)으로 전달한다. 짝수 입출력라인(Even IO-Line)과 홀수 입출력라인(Odd IO-Line)은 소정의 경로를 통해 메모리셀들에 연결된다.1 and 2, when a write command (Write CMD) is applied to the DDR synchronous DRAM from the outside and the write data (D0, D1, D2, D3) are continuously input after a few cycles of the clock signal CLK, The input data is separated into even data (Even Di) and odd data (Odd Di) in the DRAM. Next, the input multiplexer 10 is activated when the write information signal WI is enabled, and receives even data Even Di and odd data Odd Di in response to the control signal PCLKM, respectively. -Line) and odd IO lines. Even IO lines and odd IO lines are connected to the memory cells through a predetermined path.

이때 짝수 입출력라인(Even IO-Line)과 홀수 입출력라인(Odd IO-Line)에 실린 데이터가 메모리셀에 쓰여지기 위해서는 짝수(Even) CSL과 홀수(Odd) CSL이 인에이블되어야 한다. 그런데 상술한 바와 같이 짝수 CSL과 홀수 CSL 사이에는 스큐(△t)가 발생될 수 있는 데 짝수 입출력라인(Even IO-Line)과 홀수 입출력라인(Odd IO-Line)에는 하나의 제어신호(PCLKM)에 의해 제어되므로 짝수 데이터(Even Di)와 홀수 데이터(Odd Di)가 스큐없이 동시에 실리게 된다.In this case, even CED and odd CSL should be enabled in order for the data contained in the even IO line and the odd IO line to be written to the memory cell. However, as described above, a skew Δt may be generated between the even CSL and the odd CSL, but one control signal PCLKM is used for the even IO line and the odd IO line. Since even data (Even Di) and odd data (Odd Di) are simultaneously loaded without being skewed.

이러한 경우 빠르게 인에이블되는 짝수 CSL에 해당하는 메모리셀에는 유효(Valid)한 데이터(IO0)가 기입될 수 있지만 느리게 인에이블되는 홀수 CSL에 해당하는 메모리셀에는 데이터(IO1)이 기입되지 않고 데이터(IO3)가 기입되어 싱크로너스 디램이 오동작하게 된다.In this case, valid data IO0 may be written to a memory cell corresponding to an even CSL that is rapidly enabled, but data IO1 may not be written to a memory cell corresponding to an odd CSL that is slowly enabled. IO3) is written, causing the synchronous DRAM to malfunction.

또한 뱅크별로 구성되는 메모리셀 어레이 매트릭스 내에서는 CSL들의 위치가 다르기 때문에 인에이블시 CSL들 사이에는 스큐가 발생될 수 있으며 이때 느리게 인에이블되는 CSL에 해당하는 메모리셀에 빠른 데이터가 올 경우 유효하지 않는 데이터가 메모리셀에 쓰여질 수 있다.In addition, since the positions of the CSLs are different in the memory cell array matrix configured for each bank, skew may occur between the CSLs when they are enabled, and when the fast data comes to the memory cells corresponding to the slowly enabled CSLs, they are not valid. Data can be written to the memory cell.

따라서 본 발명이 이루고자하는 기술적 과제는, CSL들의 인에이블시 CSL들사이에 스큐가 발생되더라도 메모리셀에 데이터를 안정적으로 기입할 수 있는 반도체 메모리장치를 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a semiconductor memory device capable of stably writing data into a memory cell even when skew occurs between CSLs when CSLs are enabled.

본 발명이 이루고자하는 다른 기술적 과제는, CSL들의 인에이블시 CSL들 사이에 스큐가 발생되더라도 메모리셀에 데이터를 안정적으로 기입할 수 있게하는 반도체 메모리장치의 데이터 입력 제어방법을 제공하는 데 있다.Another object of the present invention is to provide a data input control method of a semiconductor memory device that enables data to be stably written in a memory cell even when skew occurs between CSLs when CSLs are enabled.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 DDR 싱크로너스 디램에서 종래기술에 따른 입력 멀티플렉서를 나타내는 도면이다.1 illustrates an input multiplexer according to the prior art in a DDR synchronous DRAM.

도 2는 도 1에 대한 타이밍도이다.FIG. 2 is a timing diagram for FIG. 1.

도 3은 DDR 싱크로너스 디램에서 본 발명에 따른 입력 멀티플렉서를 나타내는 도면이다.3 is a diagram illustrating an input multiplexer according to the present invention in a DDR synchronous DRAM.

도 4는 도 3에 대한 타이밍도이다.4 is a timing diagram for FIG. 3.

도 5는 싱크로너스 디램에서 하나의 뱅크에서 메모리셀 어레이의 구성과 그에 따른 CSL의 위치를 일예로 나타내는 도면이다.FIG. 5 is a diagram illustrating an example of a configuration of a memory cell array and a corresponding CSL in one bank in a synchronous DRAM.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 데이터를 2비트씩 프리페치하여 동작하는 반도체 메모리장치에 있어서, 상기 반도체 메모리장치의 외부에서 인가되는 짝수 데이터를 제1제어신호에 응답하여 짝수 입출력 라인으로 전달하고 상기 반도체 메모리장치의 외부에서 인가되는 홀수 데이터를 제2제어신호에 응답하여 홀수 입출력 라인으로 전달하는 수단을 구비하고, 상기 제1제어신호와 상기 제2제어신호는 서로 다른 신호인 것을 특징으로 한다.The semiconductor memory device according to the present invention for achieving the technical problem is a semiconductor memory device which operates by prefetching data by 2 bits, the even data applied from the outside of the semiconductor memory device in response to the first control signal Means for transferring the even input / output lines and odd data applied from the outside of the semiconductor memory device to the odd input / output lines in response to a second control signal, wherein the first control signal and the second control signal are mutually It is characterized by another signal.

상기 제2제어신호는 상기 제1제어신호가 소정의 지연시간 만큼 지연된 신호인 것이 바람직하다. 상기 지연시간은, 상기 짝수 입출력 라인에 연결되는 짝수 칼럼선택라인이 인에이블되는 시점과 상기 홀수 입출력 라인에 연결되는 홀수 칼럼선택라인이 인에이블되는 시점 간의 차이에 해당되는 시간이다.Preferably, the second control signal is a signal in which the first control signal is delayed by a predetermined delay time. The delay time corresponds to a difference between a time point at which an even column select line connected to the even line I / O line is enabled and a time point at which an odd column select line connected to the odd line I / O line is enabled.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 입력 제어방법은, 데이터를 2비트씩 프리페치하여 동작하는 반도체 메모리장치의 데이터 입력 제어방법에 있어서, 상기 반도체 메모리장치의 외부에서 인가되는 짝수 데이터를 제1제어신호에 응답하여 짝수 입출력 라인으로 전달하는 단계, 및 상기 반도체 메모리장치의 외부에서 인가되는 홀수 데이터를 제2제어신호에 응답하여 홀수 입출력 라인으로 전달하는 단계를 구비하고, 상기 제1제어신호와 상기 제2제어신호는 서로 다른 신호인 것을 특징으로 한다.The data input control method according to the present invention for achieving the above technical problem, in the data input control method of a semiconductor memory device which operates by prefetching data by 2 bits, the even data applied from the outside of the semiconductor memory device And transmitting odd data input from an outside of the semiconductor memory device to odd input / output lines in response to a second control signal in response to a first control signal. The signal and the second control signal may be different signals.

상기 제2제어신호는 상기 제1제어신호가 소정의 지연시간 만큼 지연된 신호인 것이 바람직하다. 상기 지연시간은, 상기 짝수 입출력 라인에 연결되는 짝수 칼럼선택라인이 인에이블되는 시점과 상기 홀수 입출력 라인에 연결되는 홀수 칼럼선택라인이 인에이블되는 시점 간의 차이에 해당되는 시간이다.Preferably, the second control signal is a signal in which the first control signal is delayed by a predetermined delay time. The delay time corresponds to a difference between a time point at which an even column select line connected to the even line I / O line is enabled and a time point at which an odd column select line connected to the odd line I / O line is enabled.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings illustrating preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 DDR 싱크로너스 디램에서 본 발명에 따른 입력 멀티플렉서를 나타내는 도면이고, 도 4는 도 3에 대한 타이밍도이다.3 is a diagram illustrating an input multiplexer according to the present invention in a DDR synchronous DRAM, and FIG. 4 is a timing diagram of FIG. 3.

도 3을 참조하면, 본 발명에 따른 입력 멀티플렉서(30)는 DDR 싱크로너스 디램의 외부에서 인가되는 짝수 데이터(Even Di)를 제1제어신호(PCLKM_E)에 응답하여 짝수 입출력 라인(Even IO Line)으로 전달하고 DDR 싱크로너스 디램의 외부에서 인가되는 홀수 데이터(Odd Di)를 제2제어신호(PCLKM_O)에 응답하여 홀수 입출력 라인(Odd IO Line)으로 전달한다.Referring to FIG. 3, the input multiplexer 30 according to the present invention transmits even data Even Di applied from the outside of the DDR synchronous DRAM to the even IO line in response to the first control signal PCLKM_E. And transmits odd data Odd Di applied from the outside of the DDR synchronous DRAM to the odd I / O line in response to the second control signal PCLKM_O.

즉 제1제어신호(PCLKM_E)는 짝수용 제어신호이고 제2제어신호(PCLKM_O)는 홀수용 제어신호로서 별도로 구비된다. 도 4의 타이밍도에 도시된 바와 같이 제2제어신호(PCLKM_O)는 제1제어신호(PCLKM_E)가 소정의 지연시간(△t) 만큼 지연된 신호이다. 지연시간(△t)은, 짝수 입출력 라인(Even IO Line)에 연결되는 짝수 칼럼선택라인(Even CSL)이 인에이블되는 시점과 홀수 입출력 라인(Odd IO Line)에 연결되는 홀수 칼럼선택라인(Odd CSL)이 인에이블되는 시점 간의 차이에 해당되는 시간인 것이 바람직하다.That is, the first control signal PCLKM_E is an even number control signal and the second control signal PCLKM_O is separately provided as an odd number control signal. As shown in the timing diagram of FIG. 4, the second control signal PCLKM_O is a signal in which the first control signal PCLKM_E is delayed by a predetermined delay time Δt. The delay time Δt is a time point at which the even column selection line Even CSL connected to the even IO line is enabled and an odd column selection line Odd connected to the odd IO line. Preferably, the time corresponds to the difference between the time points at which CSL) is enabled.

좀더 설명하면 도 4의 타이밍도에 도시된 바와 같이 홀수 칼럼선택라인(Odd CSL)이 짝수 칼럼선택라인(Even CSL)에 비하여 시간(△t) 만큼 늦게 인에이블되므로, 본 발명에서는 짝수용 제어신호인 제1제어신호(PCLKM_E)와 홀수용 제어신호인 제2제어신호(PCLKM_O)를 별도로 구비시키고 또한 제2제어신호(PCLKM_O)를 제1제어신호(PCLKM_E)에 비하여 시간(△t) 만큼 지연시킨다. 이에 따라 홀수 칼럼선택라인(Odd CSL)이 인에이블된 시간동안에 홀수 입출력 라인(Odd IO Line)에 실린 데이터(IO1)이 메모리셀에 정확히 기입될 수 있다.More specifically, as shown in the timing diagram of FIG. 4, since the odd column selection line Odd CSL is enabled by a time Δt later than the even column selection line Even CSL, the even control signal according to the present invention. The first control signal PCLKM_E and the second control signal PCLKM_O, which are odd-numbered control signals, are separately provided, and the second control signal PCLKM_O is delayed by a time Δt relative to the first control signal PCLKM_E. Let's do it. As a result, the data IO1 carried in the odd input / output line Odd IO Line can be correctly written into the memory cell during the time when the odd column selection line Odd CSL is enabled.

도 5는 싱크로너스 디램에서 하나의 뱅크에서 메모리셀 어레이의 구성과 그에 따른 CSL의 위치를 일예로 나타내는 도면이다. 도 5에 도시된 바와 같이 메모리셀 어레이 내에서는 CSL들의 위치가 다르기 때문에 CSL들의 인에이블시에 예컨대 CSL1과 CSL999 사이에는 스큐가 발생될 수 있다.FIG. 5 is a diagram illustrating an example of a configuration of a memory cell array and a corresponding CSL in one bank in a synchronous DRAM. As shown in FIG. 5, since the positions of the CSLs are different in the memory cell array, skew may occur between the CSL1 and the CSL999 when the CSLs are enabled.

그러나 본 발명에서는 상술한 바와 같이 짝수용 제어신호인 제1제어신호(PCLKM_E)와 홀수용 제어신호인 제2제어신호(PCLKM_O)의 제어시점을 다르게 함으로써 데이터가 메모리셀들에 안정적으로 기입될 수 있다.However, in the present invention, as described above, data can be stably written in the memory cells by different control times of the first control signal PCLKM_E, which is an even control signal, and the second control signal PCLKM_O, which is an odd control signal. have.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been disclosed in the drawings and specification above. Although specific terms have been used herein, they are used only for the purpose of describing the present invention and are not intended to limit the scope of the invention as defined in the claims or the claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 반도체 메모리장치는 CSL들의 인에이블시 CSL들 사이에 스큐가 발생되더라도 메모리셀에 데이터를 안정적으로 기입할 수 있는 장점이 있다.As described above, the semiconductor memory device according to the present invention has an advantage of stably writing data into a memory cell even when skew occurs between CSLs when CSLs are enabled.

Claims (6)

데이터를 2비트씩 프리페치하여 동작하는 반도체 메모리장치에 있어서,A semiconductor memory device which operates by prefetching data by 2 bits, 상기 반도체 메모리장치의 외부에서 인가되는 짝수 데이터를 제1제어신호에 응답하여 짝수 입출력 라인으로 전달하고 상기 반도체 메모리장치의 외부에서 인가되는 홀수 데이터를 제2제어신호에 응답하여 홀수 입출력 라인으로 전달하는 수단을 구비하고,The even data applied from the outside of the semiconductor memory device is transmitted to the even input / output line in response to a first control signal, and the odd data applied from the outside of the semiconductor memory device is transmitted to the odd input / output line in response to a second control signal. With means, 상기 제1제어신호와 상기 제2제어신호는 서로 다른 신호인 것을 특징으로 하는 반도체 메모리장치.And the first control signal and the second control signal are different signals. 제1항에 있어서, 상기 제2제어신호는 상기 제1제어신호가 소정의 지연시간 만큼 지연된 신호인 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device of claim 1, wherein the second control signal is a signal in which the first control signal is delayed by a predetermined delay time. 제1항에 있어서, 상기 지연시간은, 상기 짝수 입출력 라인에 연결되는 짝수 칼럼선택라인이 인에이블되는 시점과 상기 홀수 입출력 라인에 연결되는 홀수 칼럼선택라인이 인에이블되는 시점 간의 차이에 해당되는 시간인 것을 특징으로 하는 반도체 메모리장치.The method of claim 1, wherein the delay time corresponds to a difference between a time point at which an even column select line connected to the even line I / O line is enabled and a time point at which an odd column select line connected to the odd line I / O line is enabled. A semiconductor memory device, characterized in that. 데이터를 2비트씩 프리페치하여 동작하는 반도체 메모리장치의 데이터 입력 제어방법에 있어서,A data input control method of a semiconductor memory device operating by prefetching data by 2 bits, 상기 반도체 메모리장치의 외부에서 인가되는 짝수 데이터를 제1제어신호에 응답하여 짝수 입출력 라인으로 전달하는 단계; 및Transferring even data applied from an outside of the semiconductor memory device to an even input / output line in response to a first control signal; And 상기 반도체 메모리장치의 외부에서 인가되는 홀수 데이터를 제2제어신호에 응답하여 홀수 입출력 라인으로 전달하는 단계를 구비하고,And transferring odd data applied from an outside of the semiconductor memory device to odd input / output lines in response to a second control signal. 상기 제1제어신호와 상기 제2제어신호는 서로 다른 신호인 것을 특징으로 하는 데이터 입력 제어방법.And the first control signal and the second control signal are different signals. 제4항에 있어서, 상기 제2제어신호는 상기 제1제어신호가 소정의 지연시간만큼 지연된 신호인 것을 특징으로 하는 데이터 입력 제어방법.The method of claim 4, wherein the second control signal is a signal in which the first control signal is delayed by a predetermined delay time. 제5항에 있어서, 상기 지연시간은, 상기 짝수 입출력 라인에 연결되는 짝수 칼럼선택라인이 인에이블되는 시점과 상기 홀수 입출력 라인에 연결되는 홀수 칼럼선택라인이 인에이블되는 시점 간의 차이에 해당되는 시간인 것을 특징으로 하는 데이터 입력 제어방법.The method of claim 5, wherein the delay time corresponds to a difference between a time point at which an even column select line connected to the even line I / O line is enabled and a time point at which an odd column select line connected to the odd line I / O line is enabled. Data input control method characterized in that.
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* Cited by examiner, † Cited by third party
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KR100604879B1 (en) * 2004-07-08 2006-07-31 삼성전자주식회사 Semiconductor device for decreasing data skew
KR100728554B1 (en) * 2005-11-09 2007-06-15 주식회사 하이닉스반도체 Apparatus for Processing Data of Semiconductor Memory

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