KR20040040899A - Scan-chain stitching method that can optimize test time in hierarchical design flow - Google Patents
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Abstract
Description
본 발명은 스캔 체인 스티칭(scan chain stitching) 방법에 관한 것으로, 특히 테스트 시간을 최적화할 수 있는 스캔 체인 스티칭 방법에 관한 것이다.The present invention relates to a scan chain stitching method, and more particularly to a scan chain stitching method that can optimize test time.
반도체 칩 설계 중 계층적 설계 플로우(hierarchical design flow)에서 스캔 체인의 설계는 블록별로 스캔 설계(scan design)를 행하고 난 후 탑 레벨(top level)에서 스티칭(stitching)하는 방법을 사용한다. 스캔 설계가 블록별로 행해지기 때문에 각 블록이 사용하는 클럭이 달라서 두 블록 사이에 생길 수 있는 클럭 스큐(clock skew)를 고려하여 같은 극성의 플립플롭 사이에는 락업 래치 셀(lockuplatch cell)을 삽입하여 타이밍 마진(timing margin)을 확보한다. 계층적 설계 플로우(hierarchical design flow)에서 스캔 설계를 할 때, 탑 레벨에서 스캔 체인 균형(scan chain balance)을 위해 각 블록의 스캔 체인의 길이를 가능한 균일하게 한다. 일반적으로, 스캔 체인을 균등하게 나누기 위해서 혼합 에지(mixed edge)를 사용하는 것이 효과적이다. 혼합 에지란 서로 다른 극성을 갖는 플립플롭도 하나의 체인으로 스티치할 수 있는 방법이다. 혼합 에지 방법을 사용하여 각 블록의 스캔 체인을 구성할 때, 늦은 클럭을 사용하는 플립플롭을 빠른 클럭을 사용하는 플립플롭보다 앞쪽에 놓아 각 블록 내에 스캔 패스 데이터 시프팅(scan path data shifting)이 정확히 수행되도록 해야 한다. 혼합 에지 방법을 사용하여 각 블록 내에서 스캔 디자인을 하는 데는 문제가 없으나, 블록 내에서의 스캔 설계를 끝내고 탑 레벨에서 스티칭(stitching)만을 수행하는 계층적 설계 플로우에서는 문제가 발생할 수 있다. 예를 들어, 앞 단 블록 스캔 체인의 마지막 플립플롭에서 다음 단 블록 스캔 체인의 첫 플립플롭으로 데이터 시프트(data shift)가 수행될 때, RTZ(Return To Zero) 클럭을 사용하여 설계하는 경우, 앞 단 마지막 플립플롭이 상승 에지 트리거 플립플롭(rising-edge triggered Flip-Flop)이고, 다음 단 블록의 첫 플립플롭이 하강 에지 트리거 플립플롭(falling-edge triggered Flip-Flop)이라면, 늦은 클럭을 사용하는 플립플롭을 빠른 클럭을 사용하는 플립플롭보다 앞쪽에 놓아 유효한 데이터 시프팅을 보장해야 하는 규칙에 어긋나 잘못된 데이터 시프팅이 발생할 수도 있기 때문에 이 방법은 사용되지 못하였다. 그 대신에 도 1에 도시된 바와 같은 독립된 스캔 체인을 사용하거나, 도 2에 도시된 바와 같이 같은 극성을 갖는 플립플롭만으로 스캔 체인을 구성하는 비혼합 에지(no mixed edge) 방법을 사용하였다. 하지만, 독립된 스캔 체인을 사용하거나 비혼합 에지 방법을 사용해서는 정확한 스캔 체인 균형을 유지하기 어렵기 때문에 테스트 시간을 최적화 할 수 없다.In the hierarchical design flow of the semiconductor chip design, the scan chain design uses a method of stitching at the top level after performing a scan design for each block. Because the scan design is done block by block, timing is achieved by inserting a lockuplatch cell between flip-flops of the same polarity, taking into account clock skews that can occur between two blocks due to different clocks used by each block. Secure a margin. When designing a scan in a hierarchical design flow, make the scan chain length of each block as uniform as possible for scan chain balance at the top level. In general, it is effective to use mixed edges to divide the scan chain evenly. Mixed edges are a way to stitch flip-flops with different polarities into a single chain. When constructing the scan chain for each block using the mixed edge method, the flip-flops with the slower clocks are placed in front of the flip-flops with the faster clocks so that scan path data shifting is achieved within each block. It must be done correctly. There is no problem in scanning design within each block using the mixed edge method, but problems can occur in hierarchical design flows that end scan design within a block and only stitching at the top level. For example, if you design using a Return To Zero (RTZ) clock when data shift is performed from the last flip-flop of the preceding block scan chain to the first flip-flop of the next block scan chain, If the last flip-flop is a rising-edge triggered flip-flop and the first flip-flop of the next block is a falling-edge triggered flip-flop, This method was not used because it would violate the rule of placing flip-flops ahead of flip-flops that use fast clocks to ensure valid data shifting, or incorrect data shifting could occur. Instead, an independent scan chain as shown in FIG. 1 is used, or a no mixed edge method in which the scan chain is composed of only flip-flops having the same polarity as shown in FIG. 2 is used. However, it is not possible to optimize test time because it is difficult to maintain accurate scan chain balance using independent scan chains or using a non-mixed edge method.
상술한 바와 같은 문제점을 해결하기 위해 본 발명에서는 상승 에지에서 트리거 되는 앞 단 블록의 마지막 번째 플립플롭과 하강 에지에서 트리거 되는 후 단 블록의 첫 번째 플립플롭 사이에 더블 래치 락업 셀을 구비함으로써 스캔 체인 블록들 사이에 올바른 데이터의 시프팅이 가능하고, 결국 스캔 테스트 시간을 최적화할 수 있다.In order to solve the above problems, the present invention provides a scan chain by providing a double latch lock-up cell between the last flip-flop of the leading block triggered on the rising edge and the first flip-flop of the trailing block triggered on the falling edge. Shifting of the correct data between blocks is possible, which in turn optimizes the scan test time.
본 발명의 목적은 테스트 시간을 최적화할 수 있는 스캔 체인 스티칭 방법을 제공하는 것이다.It is an object of the present invention to provide a scan chain stitching method that can optimize test time.
도 1은 독립된 스캔 체인을 사용한 종래의 스캔 체인 설계방법을 설명하는 도면이다.1 is a view for explaining a conventional scan chain design method using an independent scan chain.
도 2는 싱글 래치 락업 셀을 사용한 종래의 스캔 체인 설계방법을 설명하는 도면이다.2 illustrates a conventional scan chain design method using a single latch lockup cell.
도 3은 싱글 래치 락업 셀과 더블 래치 락업 셀을 사용한 본 발명에 따른 스캔 체인 설계방법을 설명하는 도면이다.3 is a view illustrating a scan chain design method according to the present invention using a single latch lockup cell and a double latch lockup cell.
도 4는 상승 에지에서 동작하는 테스트용 D 플립플롭과 하강 에지에서 동작하는 테스트용 D 플립플롭 사이에 더블 래치 락업 셀을 삽입하여 데이터의 시프팅(sifting)을 하는 회로의 블록도이다.4 is a block diagram of a circuit for shifting data by inserting a double latch lockup cell between a test D flip-flop operating on a rising edge and a test D flip-flop operating on a falling edge.
도 5는 도 4에서 제 1 클럭신호(PCLK)가 제 2 클럭신호(DCLK)보다 먼저 나오는 경우에 주요 부분의 파형을 나타내는 타이밍도이다.FIG. 5 is a timing diagram illustrating waveforms of main parts when the first clock signal PCLK is earlier than the second clock signal DCLK in FIG. 4.
도 6은 도 4에서 제 2 클럭신호(DCLK)가 제 1 클럭신호(PCLK)보다 먼저 나오는 경우에 주요 부분의 파형을 나타내는 타이밍도이다.FIG. 6 is a timing diagram illustrating waveforms of main parts when the second clock signal DCLK is earlier than the first clock signal PCLK in FIG. 4.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
32, 34, 47 : 더블 래치 락업 셀32, 34, 47: double latch lockup cell
36 : 싱글 래치 락업 셀36: single latch lockup cell
41, 42, 45, 46 : 테스트용 D 플립플롭41, 42, 45, 46: D flip-flop for test
43, 44 : D 플립플롭43, 44: D flip-flop
SC1, SC2, SC3 : 스캔 체인SC1, SC2, SC3: Scan Chain
BL11, BL12, BL21, BL22, BL31, BL32 : 스캔 체인 블록Scan chain block: BL11, BL12, BL21, BL22, BL31, BL32
CLK1, PCLK : 제 1 클럭신호CLK1, PCLK: first clock signal
CLK2, DCLK : 제 2 클럭신호CLK2, DCLK: second clock signal
SI1, SI2, SI3 : 스캔 입력신호SI1, SI2, SI3: Scan input signal
SO1, SO2, SO3 : 스캔 출력신호SO1, SO2, SO3: scan output signal
본 발명에 따른 스캔 체인 스티칭 방법은 클럭 스큐를 갖는 서로 다른 클럭신호에 의해 동작하는 플립플롭들로 구성된 스캔 체인 블록들을 갖는 스캔 체인의 계층적 설계 플로우에 있어서, 상승 에지에서 트리거 되는 앞 단 블록의 마지막 번째 플립플롭과 하강 에지에서 트리거 되는 후 단 블록의 첫 번째 플립플롭 사이에 더블 래치 락업 셀을 사용함으로써 스캔 체인 블록들 사이에 올바른 데이터의 시프팅이 가능한 것을 특징으로 한다.The scan chain stitching method according to the present invention is a hierarchical design flow of a scan chain having scan chain blocks composed of flip-flops operated by different clock signals having a clock skew. By using a double latch lock-up cell between the last flip-flop and the first flip-flop of the next block triggered on the falling edge, correct shifting of data between scan chain blocks is possible.
본 발명에 따른 스캔 체인 스티칭 방법에서, 더블 래치 락업 셀은 상승 에지에서 트리거 되는 D 플립플롭과 하강 에지에서 트리거 되는 D 플립플롭이 서로 직렬 연결된 구성을 가지고, 상기 상승 에지에서 트리거 되는 앞단 블록의 마지막 번째 플립플롭과 상기 하강 에지에서 트리거 되는 후 단 블록의 첫 번째 플립플롭을 스티칭하는 것을 특징으로 한다.In the scan chain stitching method according to the present invention, a double latch lock-up cell has a configuration in which a D flip-flop triggered at a rising edge and a D flip-flop triggered at a falling edge are connected in series with each other, and the last block of the leading block triggered at the rising edge is performed. Stitching the first flip-flop of the next block after the trigger on the first flip-flop and the falling edge.
이하, 첨부된 도면을 참조하여 본 발명에 따른 스캔 체인 스티칭 방법에 대해 설명한다.Hereinafter, a scan chain stitching method according to the present invention will be described with reference to the accompanying drawings.
도 3은 싱글 래치 락업 셀과 더블 래치 락업 셀을 사용한 본 발명에 따른 스캔 체인 설계방법을 설명하는 도면이다.3 is a view illustrating a scan chain design method according to the present invention using a single latch lockup cell and a double latch lockup cell.
혼합 에지를 사용하여 스캔 설계를 할 경우, 한 블록의 마지막 단에서 다른 블록의 처음 단으로 이어지는 경로(path)에는 상승 에지 트리거 플립플롭에서 상승 에지 트리거 플립플롭으로 이어지는 경우, 상승 에지 트리거 플립플롭에서 하강 에지 트리거 플립플롭으로 이어지는 경우, 하강 에지 트리거 플립플롭에서 상승 에지 트리거 플립플롭으로 이어지는 경우, 및 하강 에지 트리거 플립플롭에서 하강 에지 트리거 플립플롭으로 이어지는 경우의 4 가지 경우가 있다. 이와 같이, 서로 상이한 클럭으로 구동되는 스캔 체인을 하나의 체인으로 연결하기 위해서는 클럭 스큐를 고려하여 블록간의 스캔 체인에 타이밍 마진이 충분하여야 한다. 만약, 2 개의 스캔 체인이 상승 에지 혹은 하강 에지 플립플롭만으로 구성되어 있다면 싱글 래치 락업 셀을 이용하여 간단하게 클럭 마진(clock margin)을 확보할 수 있다. 그러나, 블록간에 상승 에지 트리거 플립플롭에서 하강 에지 트리거 플립플롭으로 이어지는 경우는 일반적인 플래튼 설계(flatten design)에서는 발생할 수 없는 경우로서 스캔 오더(scan ordering)시 늦은 클럭을 사용하는 플립플롭이 빠른 클럭을 사용하는 플립플롭 앞에 와야 한다는 스캔 설계 규칙에 어긋나게 되어 올바른 데이터 시프팅을 보장하기 어렵다. 이 경우에는 싱글 래치 락업 셀 만으로는 충분한 타이밍 마진을 안전하게 확보하기 어렵기 때문에 도 3에 도시된 바와 같이 더블 래치 락업 셀을 사용하면 올바른 데이터 시프팅을 확보할 수 있다. 도 3에 도시된 본 발명에 따른 스캔 체인 설계방법을 이용하면 스캔 체인 길이의 균형을 최적화 할 수 있어서 테스트 시간을 최적화할 수 있다. 도 3에 도시된 바와 같이, 스캔 체인(SC3)은 클럭신호(CLK1)에 의해 동작하는 블록(BL31)과 클럭신호(CLK2)에 의해 동작하는 블록(BL32)으로 구성되어 있다. 더블 래치 락업 셀(32)에 의해 블록(BL31)의 마지막 플립플롭(RF, 상승 에지 트리거 플립플롭)과 블록(BL32)의 처음 플립플롭(FF, 하강 에지 트리거 플립플롭)이 연결되어 스캔 입력신호(SI1)가 스캔 출력신호(SO1)로 출력된다. 더블 래치 락업 셀(34)에 의해 블록(BL31)의 마지막 플립플롭(RF, 상승 에지 트리거 플립플롭)과 블록(BL32)의 처음 플립플롭(FF, 하강 에지 트리거 플립플롭)이 연결되어 스캔 입력신호(SI2)가 스캔 출력신호(SO2)로 출력된다. 싱글 래치 락업 셀(36)에 의해 블록(BL31)의 마지막 플립플롭(RF, 상승 에지 트리거 플립플롭)과 블록(BL32)의 처음 플립플롭(RF, 상승 에지 트리거 플립플롭)이 연결되어 스캔 입력신호(SI3)가 스캔 출력신호(SO3)로 출력된다.If you design a scan using mixed edges, the path from the last end of one block to the first end of the other block will have a rising edge triggered flip-flop to a rising edge triggered flip-flop. There are four cases leading to falling edge trigger flip-flop, leading from falling edge trigger flip-flop to rising edge trigger flip-flop, and falling edge triggered flip-flop to falling edge trigger flip-flop. As such, in order to connect scan chains driven by different clocks to one chain, timing margins should be sufficient in the scan chain between blocks in consideration of clock skew. If the two scan chains consist of only a rising edge or a falling edge flip-flop, a clock margin can be secured simply by using a single latch lockup cell. However, the transition from rising edge triggered flip-flop to falling edge triggered flip-flop between blocks cannot occur in a typical flattened design and is a fast clock with a flip-flop that uses a slower clock during scan ordering. It is against the scan design rules that it must come before a flip-flop that uses s, which makes it difficult to ensure correct data shifting. In this case, since a single latch lockup cell alone is difficult to secure enough timing margin, as shown in FIG. 3, a double latch lockup cell can ensure correct data shifting. Using the scan chain design method according to the present invention shown in FIG. 3 can optimize the balance of the scan chain length to optimize the test time. As shown in Fig. 3, the scan chain SC3 is composed of a block BL31 operated by the clock signal CLK1 and a block BL32 operated by the clock signal CLK2. The double latch lock-up cell 32 connects the last flip-flop (RF, rising edge trigger flip-flop) of the block BL31 and the first flip-flop (FF, falling edge trigger flip-flop) of the block BL32, thereby providing a scan input signal. SI1 is output as the scan output signal SO1. The double latch lock-up cell 34 connects the last flip-flop (RF, rising edge trigger flip-flop) of the block BL31 and the first flip-flop (FF, falling edge trigger flip-flop) of the block BL32, thereby providing a scan input signal. SI2 is output as the scan output signal SO2. The single latch lock-up cell 36 connects the last flip-flop (RF, rising edge trigger flip-flop) of the block BL31 and the first flip-flop (RF, rising edge trigger flip-flop) of the block BL32 to scan input signal. SI3 is output as the scan output signal SO3.
도 4는 상승 에지에서 동작하는 테스트용 D 플립플롭과 하강 에지에서 동작하는 테스트용 D 플립플롭 사이에 더블 래치 락업 셀을 삽입하여 데이터의 시프팅(sifting)을 하는 회로의 블록도이다. 도 4의 회로는 제 1 클럭신호(PCLK)와스캔 입력신호(SI)를 수신하고 제 1 출력신호(DO1)를 발생시키는 테스트용 D 플립플롭(41), 제 1 클럭신호(PCLK)와 제 1 출력신호(DO1)를 수신하고 제 2 출력신호(DO2)를 발생시키는 테스트용 D 플립플롭(42), 제 1 클럭신호(PCLK)와 제 2 출력신호(DO2)를 수신하고 제 3 출력신호(DO3)를 발생시키는 D 플립플롭(43), 제 1 클럭신호(PCLK)와 제 3 출력신호(DO3)를 수신하고 제 4 출력신호(DO4)를 발생시키는 D 플립플롭(44), 제 2 클럭신호(DCLK)와 제 4 출력신호(DO4)를 수신하고 제 5 출력신호(DO5)를 발생시키는 테스트용 D 플립플롭(45), 및 제 2 클럭신호(DCLK)와 제 5 출력신호(DO5)를 수신하고 스캔 출력신호(SO)를 발생시키는 테스트용 D 플립플롭(46)을 구비한다.4 is a block diagram of a circuit for shifting data by inserting a double latch lockup cell between a test D flip-flop operating on a rising edge and a test D flip-flop operating on a falling edge. The circuit of FIG. 4 includes a test D flip-flop 41, a first clock signal PCLK, and a first test signal for receiving a first clock signal PCLK and a scan input signal SI and generating a first output signal DO1. A test D flip-flop 42 for receiving a first output signal DO1 and generating a second output signal DO2, a first clock signal PCLK and a second output signal DO2, and receiving a third output signal. D flip-flop 43 for generating DO3, D flip-flop 44 for receiving first clock signal PCLK and third output signal DO3 and generating fourth output signal DO4, second A test D flip-flop 45 for receiving the clock signal DCLK and the fourth output signal DO4 and generating the fifth output signal DO5, and the second clock signal DCLK and the fifth output signal DO5. ) And a test D flip-flop 46 for generating a scan output signal SO.
테스트용 D 플립플롭들(41 및 42)과 D 플립플롭들(43 및 44)은 제 1 클럭신호(PCLK)에 의해 동작하며, 테스트용 D 플립플롭들(45 및 46)은 제 2 클럭신호(DCLK)에 의해 동작한다. 테스트용 D 플립플롭들(41 및 42)과 D 플립플롭(44)은 클럭신호의 상승 에지에서 동작하고 테스트용 D 플립플롭들(45 및 46)과 D 플립플롭(43)은 클럭신호의 하강 에지에서 동작한다. D 플립플롭(43)과 D 플립플롭(44)은 더블 래치 락업 셀(47)을 구성한다.The test D flip-flops 41 and 42 and the D flip flops 43 and 44 are operated by the first clock signal PCLK, and the test D flip-flops 45 and 46 are operated by the second clock signal. It is operated by (DCLK). The test D flip-flops 41 and 42 and the D flip-flop 44 operate on the rising edge of the clock signal and the test D flip-flops 45 and 46 and the D flip-flop 43 fall the clock signal. It works at the edge. The D flip-flop 43 and the D flip-flop 44 constitute a double latch lock-up cell 47.
도 5는 도 4에서 제 1 클럭신호(PCLK)가 제 2 클럭신호(DCLK)보다 먼저 나오는 경우에 주요 부분의 파형을 나타내는 타이밍도이고, 도 6은 도 4에서 제 2 클럭신호(DCLK)가 제 1 클럭신호(PCLK)보다 먼저 나오는 경우에 주요 부분의 파형을 나타내는 타이밍도이다.FIG. 5 is a timing diagram illustrating waveforms of a main part when the first clock signal PCLK is earlier than the second clock signal DCLK in FIG. 4, and FIG. 6 is a timing diagram showing the second clock signal DCLK in FIG. 4. A timing diagram showing waveforms of main parts when the signal comes before the first clock signal PCLK.
이하, 도 4 내지 도 6을 참조하여 본 발명에 따른 더블 래치 락업 셀을 사용한 스캔 체인 스티칭 방법에 대해 설명한다.Hereinafter, a scan chain stitching method using a double latch lockup cell according to the present invention will be described with reference to FIGS. 4 to 6.
D 플립플롭으로 구성된 2 개의 래치(43 및 44)가 없다면, 제 1 출력신호(DO1)에서 제 5 출력신호(DO5)까지 한 클럭 주기 만에 시프트 되어 올바른 데이터 시프팅이 불가능하다. 또한, 1 개의 래치(43 또는 44)만 있으면, 제 1 클럭신호(PCLK)와 제 2 클럭신호(DCLK) 사이에 클럭 스큐가 있는 경우 올바른 데이터 시프팅이 이루어질 수 없다.Without the two latches 43 and 44 constituted by the D flip-flop, the first output signal DO1 to the fifth output signal DO5 may be shifted in one clock cycle to prevent correct data shifting. Also, if only one latch 43 or 44 is present, correct data shifting cannot be performed when there is a clock skew between the first clock signal PCLK and the second clock signal DCLK.
도 5와 도 6의 타이밍도는 도 4의 회로에 주기가 100 ns, 폭이 30 ns인 클럭신호를 인가하고 두 클럭신호(PCLK, DCLK) 사이에 12 ns, 즉 40 %의 스큐가 있는 경우에 시뮬레이션한 결과 파형을 나타낸다.5 and 6 illustrate a case in which a clock signal having a period of 100 ns and a width of 30 ns is applied to the circuit of FIG. 4 and there is 12 ns, or 40% skew, between two clock signals PCLK and DCLK. The waveform is shown as a result of the simulation.
도 5는 제 1 클럭신호(PCLK)가 제 2 클럭신호(DCLK)보다 더 빠른 경우의 타이밍도이다. 데이터 값 "1"에 대해 제 1 클럭신호(PCLK)의 상승 에지(R1)에서 제 2 출력신호(도 4의 DO2)가 "하이"로 바뀐 뒤, 제 2 클럭신호(DCLK)의 하강 에지(F1)에서 제 5 출력신호(도 5의 DO5)가 "하이"로 변해 제 1 출력신호(도 4의 DO1)에서 제 5 출력신호(도 5의 DO5)까지 두 클럭만에 데이터가 시프트되고 있음을 확인할 수 있다. 연속된 데이터 값 "0"에 대해, 제 1 클럭신호(PCLK)의 상승 에지(R2)에서 제 2 출력신호(도 4의 DO2)가 "로우"로 바뀐 뒤, 제 2 클럭신호(DCLK)의 하강 에지(F2)에서 제 5 출력신호(도 5의 DO5)가 "로우"로 변해 제 1 출력신호(도 4의 DO1)에서 제 5 출력신호(도 5의 DO5)까지 두 클럭만에 데이터가 시프트되고 있음을 확인할 수 있다.FIG. 5 is a timing diagram when the first clock signal PCLK is faster than the second clock signal DCLK. The rising edge R1 of the first clock signal PCLK changes from the rising edge R1 of the first clock signal PCLK to "high" with respect to the data value "1", and then the falling edge of the second clock signal DCLK ( In the F1), the fifth output signal DO5 of FIG. 5 changes to "high" so that data is shifted only two clocks from the first output signal DO1 of FIG. 4 to the fifth output signal DO5 of FIG. can confirm. For the continuous data value " 0 ", the second output signal DO2 of FIG. 4 is changed to " low " at the rising edge R2 of the first clock signal PCLK, and then the second clock signal DCLK At the falling edge F2, the fifth output signal (DO5 in FIG. 5) changes to "low" so that data is generated in only two clocks from the first output signal (DO1 in FIG. 4) to the fifth output signal (DO5 in FIG. 5). You can see that it is shifting.
도 6은 제 2 클럭신호(DCLK)가 제 1 클럭신호(PCLK)보다 더 빠른 경우의 타이밍도로서, 도 5에서와 같이 두 클럭만에 올바른 데이터의 시프팅이 이루어지고 있음을 알 수 있다.FIG. 6 is a timing diagram when the second clock signal DCLK is faster than the first clock signal PCLK, and as shown in FIG. 5, it is understood that correct data is shifted only in two clocks.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
상술한 바와 같이, 본 발명에 따른 스캔 체인 스티칭 방법에 의하면, 블록들간에 올바른 데이터 시프팅이 가능하여 테스트 시간을 최적화할 수 있다.As described above, according to the scan chain stitching method according to the present invention, correct data shifting between blocks is possible, thereby optimizing test time.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020069247A KR20040040899A (en) | 2002-11-08 | 2002-11-08 | Scan-chain stitching method that can optimize test time in hierarchical design flow |
Applications Claiming Priority (1)
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---|---|---|---|
KR1020020069247A KR20040040899A (en) | 2002-11-08 | 2002-11-08 | Scan-chain stitching method that can optimize test time in hierarchical design flow |
Publications (1)
Publication Number | Publication Date |
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KR20040040899A true KR20040040899A (en) | 2004-05-13 |
Family
ID=37338154
Family Applications (1)
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KR1020020069247A KR20040040899A (en) | 2002-11-08 | 2002-11-08 | Scan-chain stitching method that can optimize test time in hierarchical design flow |
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Country | Link |
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KR (1) | KR20040040899A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100689588B1 (en) * | 2005-11-29 | 2007-03-02 | 매그나칩 반도체 유한회사 | Double edge triggered flip flop |
KR101102232B1 (en) * | 2009-06-29 | 2012-01-03 | 양인석 | Snow chain |
US8788896B2 (en) | 2012-01-11 | 2014-07-22 | Lsi Corporation | Scan chain lockup latch with data input control responsive to scan enable signal |
-
2002
- 2002-11-08 KR KR1020020069247A patent/KR20040040899A/en not_active Application Discontinuation
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8788896B2 (en) | 2012-01-11 | 2014-07-22 | Lsi Corporation | Scan chain lockup latch with data input control responsive to scan enable signal |
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