KR20040031997A - Method for forming fine pattern of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a fine pattern of a semiconductor device is provided to easily obtain the fine patterns by using a gap-fill void between line patterns. CONSTITUTION: Line patterns(2) spaced apart from each other are formed on a semiconductor substrate(1). A thin film(3) is deposited on the resultant structure. An insulating layer is deposited on the thin film so as to generate voids between the line patterns. A conductive layer is formed on the insulating layer to fill the voids. The conductive layer and the insulating layer are etched to expose the surface of the line patterns(2), thereby forming a fine pattern(6a).

Description

반도체 소자의 미세 패턴 형성방법{Method for forming fine pattern of semiconductor device}Method for forming fine pattern of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 라인 패턴들 사이 공간에서의 갭-필 보이드(Gab-fill void)를 이용하여 미세 패턴을 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a fine pattern using a gap-fill void in a space between line patterns.

최근, 반도체 제조 기술이 발전하면서 0.15㎛ 이하의 반도체 소자 제조 공정에서 점점 더 미세한 패턴을 요구하고 있다. 여기서, 임의의 패턴은 주지된 바와 같이 포토리소그라피(Photolithography) 공정에 의해 구현되는 것이 대부분이다.In recent years, with the development of semiconductor manufacturing technology, more and more fine patterns are required in a semiconductor device manufacturing process of 0.15 µm or less. Here, the arbitrary pattern is most often implemented by a photolithography process as is well known.

상기 포토리소그라피 공정은 식각대상층 상에 레지스트 패턴을 형성하는 단계와 레지스트 패턴을 이용해서 식각대상층을 식각하는 단계로 구성되며, 상기 레지스트 패턴을 형성하는 단계는 레지스트를 도포하는 공정과 도포된 레지스트를 임의의 광원과 마스크를 이용하여 노광하는 공정 및 노광되거나 또는 노광되지 않은 레지스트 부분을 임의의 화학용액을 이용하여 제거하는 현상 공정을 포함한다.The photolithography process includes forming a resist pattern on an etch target layer and etching the etch target layer by using a resist pattern, wherein forming the resist pattern includes applying a resist and applying the applied resist. And a developing step of removing the exposed or unexposed portion of the resist using any chemical solution.

이와 같은 포토리소그라피 공정에 의한 임의의 패턴을 구현함에 있어서, 미세 패턴의 구현은 주로 짧은 파장의 광원을 구비한 노광원을 이용하는 방식으로 개발되어져 왔다. 예컨데, 기존에는 G-line(λ=435㎚) 또는 I-line(λ=365㎚)의 광원을 주로 사용하였으나, 이들 광원으로는 0.15㎛의 임계치수(Critical Dimension : CD)를 갖는 패턴의 형성이 어렵기 때문에 KrF(λ=248㎚)의 광원을 이용한 DUV(Deep UV) 공정이 제안되었고, 이러한 DUV 공정을 이용함으로써 최근에는 0.13㎛ 라인 패턴의 형성이 가능한 상태에 이르고 있다.In implementing an arbitrary pattern by such a photolithography process, the implementation of the fine pattern has been mainly developed by using an exposure source having a light source having a short wavelength. For example, conventionally, a light source of G-line (λ = 435 nm) or I-line (λ = 365 nm) was mainly used, but with these light sources, a pattern having a critical dimension (CD) of 0.15 μm was formed. Due to this difficulty, a DUV (Deep UV) process using a KrF (λ = 248 nm) light source has been proposed, and by using such a DUV process, 0.13 μm line pattern has recently been reached.

그러나, 상기 KrF 광원을 이용한 DUV 공정도 그 해상 한계를 가지고 있는 바, 0.13㎛ 이하의 패턴 형성은 그 자체로 어려운 실정이며, 그래서, 소망하는 크기의 미세 패턴의 구현을 위해 상기 KrF 광원 보다도 더 짧은 파장의 광원을 갖는 노광원의 대체를 요구하고 있고, 또한, 그 이외의 다양한 방법들을 연구 개발하고 있다.However, the DUV process using the KrF light source also has its resolution limit, so pattern formation of 0.13 μm or less is difficult in itself, and thus, shorter than that of the KrF light source for realizing a fine pattern of a desired size. There is a demand for replacement of an exposure source having a light source of a wavelength, and various other methods have been researched and developed.

즉, 종래의 미세 패턴은 다음의 두 가지 방법에 의해 구현될 수 있다.That is, the conventional fine pattern may be implemented by the following two methods.

첫 번째로 새로운 노광원으로의 대체이다. 이 방법은 전술한 바와 같이 KrF 광원 보다 더 짧은 파장의 광원을 구비한 노광원을 이용하고자 하는 것으로, 현재, ArF(λ=193㎚) 광원 및 이 보다도 더 짧은 파장의 F2 광원이 고려되고 있다.First is the replacement with a new source of exposure. This method intends to use an exposure source having a light source having a wavelength shorter than that of the KrF light source as described above. At present, an ArF (λ = 193 nm) light source and a F2 light source having a shorter wavelength are considered.

그러나, 이렇게 노광원의 대체는 노광장비의 교체뿐만 아니라, 레지스트 등의 노광물질과 식각장비 및 식각물질 모두의 개발을 새로 해야 하므로, 막대한 대체비용과 기술개발의 어려움이 상존한다.However, the replacement of the exposure source, as well as the replacement of the exposure equipment, as well as the development of both the exposure material such as resist and the etching equipment and etching material, there is a huge replacement cost and the difficulty of technology development.

두 번째로 노광원은 그대로 이용하면서 패터닝 능력을 향상시키는 것이다. 이 방법은 KrF 광원은 그대로 이용하지만, 노광장비에서의 렌즈 개구수(NA) 및 광원의 간섭 등을 조절하거나, 고해상도의 레지스트를 사용하거나, 또는, 레지스트의 두께를 조절하는 것에 의해 달성될 수 있다. 또한, 기판에 반사물질을 적용하거나 하부막의 두께를 변화시켜 빛의 반사도가 가장 적은 최적화 조건을 찾는 것에 의해서도 달성될 수 있다.Secondly, the exposure source is used as it is to improve the patterning ability. This method can be achieved by using the KrF light source as it is, but adjusting the lens numerical aperture (NA) and the interference of the light source in the exposure apparatus, using a high resolution resist, or adjusting the thickness of the resist. . It may also be achieved by applying a reflecting material to the substrate or by changing the thickness of the underlying film to find an optimization condition with the least reflectance of light.

그러나, 이 방법 또한 패터닝 한계에 도달하였으며, 높은 렌즈 개구수와 고해상도 물질을 이용하기 위해서는 많은 비용이 필요하다.However, this method has also reached the patterning limit, and high cost is required to use high lens numerical aperture and high resolution materials.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 노광원을 변경하거나 패터닝 능력을 향상시키지 않고도 소망하는 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and provides a method of forming a fine pattern of a semiconductor device which can easily form a desired fine pattern without changing the exposure source or improving the patterning ability. There is a purpose.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 미세 패턴 형성방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a method for forming a fine pattern according to an embodiment of the present invention.

도 2 및 도 3은 본 발명의 실시예에 따른 미세 패턴 형성방법의 응용예를 설명하기 위한 단면도.2 and 3 are cross-sectional views for explaining the application of the fine pattern forming method according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 반도체 기판 2 : 라인 패턴1 semiconductor substrate 2 line pattern

3 : 박막 4 : BPSG막3: thin film 4: BPSG film

5 : 보이드 6 : 도전막5: void 6: conductive film

6a : 미세 패턴 10,10a : 캐패시터6a: fine pattern 10,10a: capacitor

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상의 미세 패턴을 형성하고자 하는 부위의 양측에 임의의 간격으로 이격 배치되게 라인 패턴들을 형성하는 단계; 상기 라인 패턴 및 기판 상에 얻고자 하는 패턴의 크기를 조절하기 위해 소정 두께로 박막을 증착하는 단계; 상기 라인 패턴들 사이 공간에서 불안정한 갭-필(Gab-fill)에 의해 보이드가 발생되도록 상기 박막 상에 절연막을 증착하는 단계; 상기 보이드를 매립하도록 상기 절연막 상에 도전막을 증착하는 단계; 및 상기 라인 패턴의 표면이 노출될 때까지 상기 도전막과 절연막을 전면 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법을 제공한다.In order to achieve the above object, the present invention, the step of forming a line pattern to be spaced apart at any interval on both sides of the portion to form a fine pattern on the semiconductor substrate; Depositing a thin film to a predetermined thickness to control the size of the line pattern and the pattern to be obtained on the substrate; Depositing an insulating film on the thin film such that voids are generated by an unstable gap-fill in the spaces between the line patterns; Depositing a conductive film on the insulating film to fill the voids; And etching the entire surface of the conductive layer and the insulating layer until the surface of the line pattern is exposed.

여기서, 상기 박막은 절연막 또는 도전막이며, 상기 절연막은 BPSG막이다.Here, the thin film is an insulating film or a conductive film, and the insulating film is a BPSG film.

상기 보이드의 크기는 라인 패턴의 높이, 박막의 증착 두께, 절연막의 종류 및 공정 파라미터로 구성된 그룹으로부터 선택되는 어느 하나 이상으로 조절하며, 예컨데, 절연막이 BPSG막인 경우에 보이드의 크기는 보론(Boron)과 인(Phosphorus)의 농도로 조절한다.The size of the void is adjusted to at least one selected from the group consisting of a height of a line pattern, a deposition thickness of a thin film, a type of an insulating film, and a process parameter. For example, when the insulating film is a BPSG film, the size of the void is boron. Adjust the concentration of Phosphorus.

본 발명에 따르면, 라인 패턴들간의 갭-필 보이드를 이용하여 미세 패턴을 형성하기 때문에 현 공정으로도 추가 투자없이 매우 용이하게 소망하는 미세 패턴을 얻을 수 있다.According to the present invention, since the fine pattern is formed using the gap-fill voids between the line patterns, the desired fine pattern can be obtained very easily without additional investment even in the current process.

(실시예)(Example)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 미세 패턴 형성방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method for forming a fine pattern according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(1) 상의 미세 패턴을 형성하고자 하는 부위에 현 노광 기술로 용이하게 구현할 수 있는 라인 패턴들(2)을 형성한다. 이때, 상기 라인 패턴들(2)은 형성하고자 하는 패턴 형성 부위의 양측에 배치되도록 한다. 그 다음, 미세 패턴이 형성될 부위의 간격 제어를 위해 상기 라인 패턴(2)을 포함한 기판(1) 상에 임의의 박막(3)을 증착한다. 여기서, 상기 박막(3)은 수∼수십Å 두께로 증착 가능하므로, 최종 패턴의 CD를 매우 용이하게 제어할 수 있다.Referring to FIG. 1A, line patterns 2, which may be easily implemented by current exposure techniques, are formed on a portion of a semiconductor pattern 1 to be formed. In this case, the line patterns 2 are disposed on both sides of the pattern forming portion to be formed. Then, an arbitrary thin film 3 is deposited on the substrate 1 including the line pattern 2 to control the spacing of the region where the fine pattern is to be formed. Here, since the thin film 3 can be deposited to a thickness of several tens to several tens of micrometers, the CD of the final pattern can be controlled very easily.

도 1b를 참조하면, 박막(3)이 증착된 반도체 기판(1)의 전 영역 상에 절연막, 바람직하게, BPSG막(4)을 증착한다. 이때, 상기 BPSG막(4)의 증착시에는 라인 패턴들(2) 사이의 공간을 완전하게 갭-필(Gab-fill)하는 것이 아니라, 불안정한 갭-필을 유도하여 상기 라인 패턴들(2) 사이 공간에 보이드(5)가 발생되도록 한다.Referring to FIG. 1B, an insulating film, preferably a BPSG film 4, is deposited over the entire region of the semiconductor substrate 1 on which the thin film 3 is deposited. At this time, when the BPSG film 4 is deposited, the space between the line patterns 2 is not completely gap-filled, but an unstable gap-fill is induced to induce the line patterns 2. The voids 5 are generated in the interspace.

여기서, 상기 보이드(5)는 소자 동작의 결함(fail) 요소로서, 패턴들간의 간격 및 패턴 높이에 따라 그 정도가 달라지며, 또한, 증착 물질의 특성과 기타 공정 파라미터(parameter)의 조절을 통해서도 제어 가능하다. 본 발명의 실시예에서는 증착 물질로서 BPSG막을 이용하는 바, 보론(Boron)과 인(Phosphorus)의 농도를 조절함으로써 보이드의 크기를 조절한다.Here, the void 5 is a fail element of device operation, and the degree thereof varies depending on the distance between the patterns and the pattern height, and also by adjusting the characteristics of the deposition material and other process parameters. Controllable. In the embodiment of the present invention, the BPSG film is used as the deposition material, and the size of the void is controlled by adjusting the concentration of boron and phosphorus.

도 1c를 참조하면, BPSG막(4) 상에 도전막(6)을 증착하고, 이를 통해, 이전 단계에서 라인 패턴들(2) 사이의 BPSG막 부위에 발생된 보이드(6)를 완전 매립시킨다. 여기서, 상기 도전막(6)으로서는 갭-필 특성이 우수한 도핑된 폴리실리콘 또는알루미늄 등의 금속을 이용한다.Referring to FIG. 1C, a conductive film 6 is deposited on the BPSG film 4, thereby completely filling the voids 6 generated in the portion of the BPSG film between the line patterns 2 in the previous step. . As the conductive film 6, a metal such as doped polysilicon or aluminum having excellent gap-fill characteristics is used.

도 1d를 참조하면, 라인 패턴(2)의 표면이 노출될 때까지 상기 도전막과 BPSG막(4)을 CMP(Chemcial Mechanical Polishing) 또는 에치백(etch back) 공정으로 전면 식각하고, 이를 통해, 도전막이 보이드 내에 갭-필되어 이루어진 미세 패턴(6a)을 형성한다.Referring to FIG. 1D, the conductive layer and the BPSG layer 4 are etched by CMP (Chemical Mechanical Polishing) or etch back process until the surface of the line pattern 2 is exposed. The conductive film forms a fine pattern 6a formed by gap-filling in the voids.

상기에서, 미세 패턴(6a)은 수 ㎚의 DICD(Development Inspection CD)를 제어하는 것이 매우 어렵고 재현성있게 공정을 진행하는 것이 어려운 종래의 방법 대신에, 수십Å 박막의 증착과 절연막의 불안정한 갭-필 유도 등의 용이한 방법을 이용하여 형성하는 바, 그 크기 및 모양의 제어가 매우 용이하며, 아울러, 공정 재현성도 확보할 수 있다. 또한, 상기 미세 패턴(6a)은 현 노광장비 및 기술을 그대로 이용하면서도 용이하게 형성할 수 있기 때문에 추가 투자 비용을 필요로 하지 않는다.In the above, the fine pattern 6a is very difficult to control the development inspection CD (DICD) of several nm, and instead of the conventional method which is difficult to proceed the process reproducibly, deposition of tens of micrometers thin film and unstable gap-fill of the insulating film Forming using an easy method such as induction, it is very easy to control the size and shape, as well as to ensure the process reproducibility. In addition, the fine pattern 6a does not require additional investment cost because it can be easily formed while using the current exposure equipment and technology.

도 2 및 도 3은 본 발명의 실시예에 따른 미세 패턴 형성방법의 응용예를 설명하기 위한 단면도이다.2 and 3 are cross-sectional views for explaining the application of the fine pattern forming method according to an embodiment of the present invention.

먼저, 도 2에 도시된 바와 같이, 본 발명의 미세 패턴 형성방법은, 예컨데, ONO(Oxide-Nitride-Oxide) 구조의 캐패시터(10) 형성에 적용 가능하다. 이 경우, 보이드는 그 표면에만 도전막이 증착될 뿐, 도전막으로 갭-필되지는 않는다.First, as shown in FIG. 2, the method of forming a fine pattern of the present invention may be applied to, for example, forming a capacitor 10 having an oxide-nitride-oxide (ONO) structure. In this case, the void is only deposited on the surface of the conductive film, and is not gap-filled with the conductive film.

또한, 도 3에 도시된 바와 같이, 전술한 실시예의 미세 패턴 형성 공정을 반복 실시함으로써 전극 표면적의 증가를 통해 고용량의 캐패시터(10a)를 구현할 수도 있다.In addition, as shown in Figure 3, by repeatedly performing the fine pattern formation process of the above-described embodiment it is possible to implement a high capacity capacitor 10a by increasing the electrode surface area.

이상에서와 같이, 본 발명은 라인 패턴들 사이 공간에서의 불안정한 갭-필을 통해 보이드를 유발하고, 이 보이드 내에 도전막을 매립시켜 미세 패턴을 형성하기 때문에 비교적 용이하게 소망하는 크기의 미세 패턴을 형성할 수 있으며, 아울러, 그 재현성도 확보할 수 있다. 특히, 본 발명은 현 노광 장비 및 기술을 그대로 이용하기 때문에 추가 투자 비용이 없어 매우 유용하다.As described above, the present invention induces voids through the unstable gap-fill in the space between the line patterns, and forms a fine pattern of a desired size relatively easily since the conductive film is embedded in the voids to form a fine pattern. In addition, the reproducibility can be ensured. In particular, the present invention is very useful because it uses the current exposure equipment and technology without any additional investment cost.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes in the range which does not deviate from the summary.

Claims (4)

반도체 기판 상의 미세 패턴을 형성하고자 하는 부위의 양측에 임의의 간격으로 이격 배치되게 라인 패턴들을 형성하는 단계;Forming line patterns spaced at random intervals on both sides of a portion of the semiconductor substrate to form a fine pattern; 상기 라인 패턴 및 기판 상에 얻고자 하는 패턴의 크기를 조절하기 위해 소정 두께로 박막을 증착하는 단계;Depositing a thin film to a predetermined thickness to control the size of the line pattern and the pattern to be obtained on the substrate; 상기 라인 패턴들 사이 공간에서 불안정한 갭-필(Gab-fill)에 의해 보이드가 발생되도록 상기 박막 상에 절연막을 증착하는 단계;Depositing an insulating film on the thin film such that voids are generated by an unstable gap-fill in the spaces between the line patterns; 상기 보이드를 매립하도록 상기 절연막 상에 도전막을 증착하는 단계; 및Depositing a conductive film on the insulating film to fill the voids; And 상기 라인 패턴의 표면이 노출될 때까지 상기 도전막과 절연막을 전면 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.Etching the entire surface of the conductive layer and the insulating layer until the surface of the line pattern is exposed. 제 1 항에 있어서,The method of claim 1, 상기 박막은 절연막 또는 도전막이고, 상기 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.And the thin film is an insulating film or a conductive film, and the insulating film is a BPSG film. 제 1 항에 있어서, 상기 보이드의 크기는The method of claim 1, wherein the size of the void 라인 패턴의 높이, 박막의 증착 두께, 절연막의 종류 및 공정 파라미터로 구성된 그룹으로부터 선택되는 어느 하나 이상으로 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.A method of forming a fine pattern of a semiconductor device, characterized in that it is adjusted to at least one selected from the group consisting of a height of a line pattern, a deposition thickness of a thin film, a type of an insulating film, and a process parameter. 제 3 항에 있어서, 상기 보이드의 크기는The method of claim 3, wherein the size of the void 절연막이 BPSG막인 경우, 보론(Boron)과 인(Phosphorus)의 농도로 조절하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.When the insulating film is a BPSG film, the method of forming a fine pattern of a semiconductor device, characterized in that to adjust the concentration of the boron (Boron) and phosphorus (Phosphorus).
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